非同期式クリア形N進カウンタ回路で12進カウンタ回路の回路図について質問です。自分は下の図のように書

非同期式クリア形N進カウンタ回路で12進カウンタ回路の回路図について質問です。自分は下の図のように書いたのですが、あっているか分かりません。間違っていたら答えを教えて頂けませんか？お願いします。

No.1 ベストアンサー 回答者： m-jiro 回答日時： 2019/06/16 18:34

入力側から２進、２進、３進の構成ですね。

( Q4 Q3 Q2 Q1 ) ＝ ( 1 0 1 1 ) の次のカウントパルスで ( 1 1 0 0 ) となりリセットしますからこれでOKです。

このリセット信号は前段の2つのFFには加える必要はありません。リセット信号は　(Q2 Q1)＝(0 0)　になったのちに発生するので加えなくても良いです(加えても間違いではありません)。
このリセット信号は極めて短いバルスになるので実用化にあたってはQ3、Q4の２つのFFが共にクリアされない可能性があります。留意しておいてください。

この回答へのお礼

Q3、Q4にエラーが発生する可能性もあるんですね。分かりました。ありがとうございました。

お礼日時：2019/06/16 20:57