MUXの回路について

この画像の回路を設計する際に、MUXの回路はどのように設計すれば良いでしょうか。できれば詳しく、お願いします。

質問者からの補足コメント

• 

  回答ありがとうございます。
  MUXの実装例たるものはありました。
  
  画像にある、w=0:AND/XORの意味は分かりますか？

  No.1の回答に寄せられた補足コメントです。 補足日時：2022/08/07 23:22

No.3 ベストアンサー 回答者： m-jiro 回答日時： 2022/08/08 00:29

MUXはマルチプレクサとかデータセレクタと言われる回路。

右のMUXで言えば、制御入力yが0の時はwが出てきてFAに加わり、yが1ではciがFAに加わる。2つの信号を選択するスイッチのようなもの。
CMOSｰLogicならCD4053というのがあり、同じ回路が3つ入っています。

>　画像にある、w=0:AND/XORの意味は分かりますか？
→　Full Adderをいろんな使い方に兼用しているのでややこしいですが、論理表を書いてみるとわかるはず。
FA(Full Adder)の3つの入力をa、b、cとします。
y=1ではFAは a+b+c の計算をします。ここでcは下位桁からの桁上げ。
これはごく普通のFull Adderの動作です。
y=0、w=0 ではFAのc入力はゼロなので、FAは a+b の演算をします。
よってS出力は　a XOR b　を出力し、c出力は　a AND b　を出力します。この動作は Half Adder の動作。

左のMUXの動作はわかるでしょう。

この回答へのお礼

丁寧に回答頂きありがとうございます。参考にさせて頂きます。

お礼日時：2022/08/08 02:00

No.4 回答者： yucco_chan 回答日時： 2022/08/08 01:34

1bitALUを作りたい（理解したい）のでしょ。

この回路にとらわれずに、ALUの機能を理解すれば、
おのずと、この回路のMUXの仕様は分かります。
ALUを理解したいがために、回路図からアプローチするのは
本末転倒です。

予断
何故ID（HN）を変えて質問するのですか？
マルチを避けるために行っているなら、それも本末転倒です。
ここは、前質問を閉じれば、マルチが許されています。
前質問の回答のどこが理解できなかったを示して
質問すれば、より解決に近づけると思うのですが。

この回答へのお礼

丁寧に回答頂きありがとうございます。
余談についてですが、私は今日初めてこのサイトを利用しました。そのため、間違った使い方をしていたのかもしれません。以後、気を付けます。

お礼日時：2022/08/08 02:02

No.2 回答者： sumbody 回答日時： 2022/08/07 23:37

＞画像にある、w=0:AND/XORの意味は分かりますか？

MUX
とは大概はマルチプレクサの意味でしょう。

複数の入力と制御端子があり、制御端子のイチゼロで
複数入力をどう扱うか決める、というものです。
が
どういう扱いをするのか、は論理回路図上の四角形な図では表現しきれず、
別途真理値表が必要です。

添付図では制御信号や値の区別もしてないみたいだし
一体何をしたい論理回路なのか全く読み取れないので
設計もなにもありません、というのが私の見解です。

＞画像にある、w=0:AND/XORの意味は分かりますか？
書いた人の真意は知りませんが、たぶん
Wは制御信号で、値0の時はANDかXORとして機能する、
と言う意味くらいにはなんとなくとれます。
でも
どういう時がANDでどういう時がXORなのか、は全く分かりません。
わかる材料がありません。

入力数も出力数も多くない有限なので
全組み合わせがわかれば「そういう動作をする論理会を汲む」のは
難しくありません。
が「どういう動作をするのか」が不明では設計しようがありません。

この回答へのお礼

丁寧に回答して頂きありがとうございます。

お礼日時：2022/08/08 01:59

No.1 回答者： sumbody 回答日時： 2022/08/07 23:12

＞この画像の回路を設計する際に、MUXの回路はどのように

＞設計すれば良いでしょうか。
わかりません。添付図では「MUX」なるブロックの仕様が全く読み取れないので
従って設計できません。

出題の材料が他にもあるんじゃないの？それ抜きでは回答不可能です