No.4
- 回答日時:
私ならこう書きます。
マルチプレクサならcase文の方が可読性が良いからです。
module mux (S0,S1,A,B,C,Z);
input S0,S1,A,B,C;
output Z;
wire [1:0] sel;
reg pre_z;
assign sel = {S1, S0};
always@(S0,S1,A,B,C) begin
case(sel)
2'b00 : pre_z = A;
2'b01 : pre_z = B;
default : pre_z = C;
endcase
end
assign Z = pre_z;
endmodule
No.2ベストアンサー
- 回答日時:
識別子の最初の文字は英字またはアンダースコア。
出力の2はダメ。assign X=~S1 & …はダメ
wire not_S1;
wire not_S0;
assign not_S1=~S1;
assign not_S0=~S0;
を追加
X=not_S1 & not_S0 & A;a
とする。Yも同様。
ORは"||"ではなく"|"
IntelのFPGA Lite Editionをインストールしていれば自分で検証できるので自分でやってみてください。
画像はVerilog HDLファイルをRTL Viewerで確認したもの

No.1
- 回答日時:
QiitaやZennであれば、経験者からのアドバイスをもらえるかもしれないので、そこで自分で記事を書いてヘルプを頼んでみましょう。
ここで聞いてもまともな回答は期待できません。
https://qiita.com/rikitoro@github/items/ab3a734b …
https://zenn.dev/nekoallergy/articles/fpga-basic …
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