同期式カウンターが非同期式カウンターに比べて動作遅れ時間が少ない理由がよくわかりません。よろしければ教えて下さい。

A 回答 (1件)

4ビットの16進カウンタを例として説明します。


非同期式では2進4段のFF(フリップフロップ)が将棋倒しのように動作して桁上げをしながらカウントします。従ってFF1段の遅延時間の4倍が全体の遅延時間となります。
一方、同期式では、1段目への入力(ここではクロックと称します)が全段にクロックとして供給されます。1段目は通常の2進カウンタとして動作します。
2段目は1段目の現出力とクロックパルスのアンドで動作します。つまり、1段目が今1なら、次の入力で2段目が必ず反転すると言うことを見越しているわけです。
3段目は、1段目現出力、2段目現出力とクロックパルスのアンドで動作します。
同様に、4段目は1段目、2段目、3段目の現出力とクロックパルスのアンドで動作します。

結局、ゲートの遅れはFFに比べて微小であり、しかも4段とも入力パルス(クロック)で同時に反転(あるいは非反転)を決定するので、遅延時間はFF1段と変わりません。桁数が増えても考え方は同じです。
ゲート回路が複雑になっているのは否定できませんが。
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この回答へのお礼

回答ありがとうございます。参考になりました。

お礼日時:2002/01/07 16:43

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10進法での10は2進法で1010(2)です。
図のJK-FFを4個用いたカウンター回路は、2^4=16進までに対応可能な、パルス入力の立ち下がりをカウントする回路です。何進カウンターにするかは、カウンターのカウント値がnになった瞬間にCLRバー端子をL(0=ローレベル)にカウント値を0にしてやれば、「0,1,2, … , n-1」のカウントを繰り返すn進カウンターを構成できます。
「0,1,2, … , 9」のカウントを繰り返す10進カウンターの場合は
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-------------(答)はここから-------------
(A)のSW(2進の1(=1)の桁に対応)はa側(Qバー)、
(B)のSW(2進の10(=2)の桁に対応)はb側(Q)、
(C)のSW(2進の100(=4)の桁に対応)はa側(Qバー)、
(D)のSW(2進の1000(=8)の桁に対応)はb側(Q)
-------------ここまで---------------
にすれば、4入力NANDの動作は,(D)=1(b側),(C)=0(a側),(B)=1(b側),(A)=0(a側)になった瞬間、4入力NANDの出力=0となって、CLRバー入力=0となってカウンター出力が全部クリア(リセット)され、JK-FFのQ出力が0(L)となります。つまりカウント値が0となって、0からカウントを繰り返す(0→1→2→ … →9→0)ことになります。

10進法での10は2進法で1010(2)です。
図のJK-FFを4個用いたカウンター回路は、2^4=16進までに対応可能な、パルス入力の立ち下がりをカウントする回路です。何進カウンターにするかは、カウンターのカウント値がnになった瞬間にCLRバー端子をL(0=ローレベル)にカウント値を0にしてやれば、「0,1,2, … , n-1」のカウントを繰り返すn進カウンターを構成できます。
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          ┌──┐
          │  ┌ AND ┐
        ┏━┷━┷┓   │
 クロック ─┨ QA QB ┃   │
        ┃  Clear ┠──┘
        ┗━━━━┛
この回路にクロックを入れたときの各部の波形は以下のようになります(クロックの立下がりでカウンタが動作するとします)。
       1   2  3  4
クロック  ̄_ ̄_ ̄_ ̄_ ̄

 QA   _ ̄ ̄__|__ ̄ ̄

 QB   ___ ̄ ̄____

Clear   _____|____

クロックが3回目に L レベルになったときから一瞬の間、QA が H レベルになっています。これは、QA と QB が共に H レベルになってから、AND 回路の出力が H レベルになり、カウンタがリセットされる(QA = QB = L に戻される)のに数十nsの時間かかかるため、その間 QA が H レベルのままになってしまうからです。この QA に出るヒゲのことをハザードといいます。

ハザードがあるとまずいのは、例えば以下の場合があります。
 ・QAの出力を他の回路のクロックに使う場合
QA出力はクロックを1/2分周したものなので、これをさらに1/2分周してクロックの1/4の周波数の信号作ろうとする場合、QAのハザードの立下がり部分で分周器が動作すると、以下のように、ハザードがないとした場合の予想とは異なる信号が出てきます。

        1   2  3  4   5  6  7   8
クロック   ̄_ ̄_ ̄_ ̄_ ̄_ ̄_ ̄_ ̄_ ̄

  QA   _ ̄ ̄__|__ ̄ ̄__|__ ̄ ̄__

ハザード ___ ̄ ̄____ ̄ ̄____ ̄ ̄
で誤動作

ハザード ___ ̄ ̄ ̄ ̄ ̄ ̄______ ̄ ̄
がない
場合

この波形は、クロックを1/4分周したものではなく.、1/3分周したものになってしますし、しかもそのduty(HとLの割り合い)も0.5 でなく 2/3 という変な波形になります。1/2分周器は、duty が50%でない信号を duty 50%の波形に整形するときにも使いますので、こういう目的の回路では誤動作になります。ハザードのパルス幅が、カウンタ(分周器)の最小クロックパルス幅よりも小さければ、ハザードは無視されるので、上図の「ハザードがない場合」のような分周器出力が得られます。この波形はクロックを ちゃんと1/4分周したもので、duty も 50% になっています。

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          ┌──┐
          │  ┌ AND ┐
        ┏━┷━┷┓   │
 クロック ─┨ QA QB ┃   │
        ┃  Clear ┠──┘
        ┗━━━━┛
この回路にクロックを入れたときの各部の波形は以下のようになります(クロックの立下がりでカウンタが動作するとします)。
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どんなゲート素子も論理回路素子も、入力が変化してから、出力が確定するまでの遅延時間がかかります。論理素子の内部回路の複雑さや素子がTTLかC-
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低周波では、入力波形を観測するオシロスコープの時間軸を縮めますので、遅延は殆ど観察できなくなります。高周波になると、時間軸を延ばしますので、遅延時間は観察できるようになって行きます。あまり高周波になるとオシロの性能により、波形がなまってしまいますので、入力するパルス周波数の10倍以上の帯域のオシロを使わないと正確な波形の観測ができなくなリます。

シミュレーションでもゲート素子の遅延時間が設定してあれば同じ減少が観測できます。

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<遮断周波数の定義>
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ここで、なぜ出力電力が入力電力の1/2(Vout / Vin = 1 / √2)
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Aベストアンサー

>ここで、なぜ出力電力が入力電力の1/2(Vout / Vin = 1 / √2)
>となるのでしょうか?
>定義として見るにしてもなぜこう定義するのか

端的に言えば、
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"通過するエネルギー">"遮断されるエネルギー"
が、変わる境目だからです。

>遮断周波数とはシステム応答の限界であり、それを超えると減衰する。
これは、少々誤解を招く表現です。
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Aベストアンサー

>前段のフリップフロップの出力を後段のフリップフロップのクロックに使ったり、

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