VHDL

ＶＨＤＬ言語を使ったテストベンチの作成で困っています。
テストベンチのサンプルや見本など探しています。
特にチップベンダーに依存せずに編集可能なツール
もしくはテストベンチを自動生成してくれるツールが
ありましたら教えてください。

No.2 回答者： noname#3775 回答日時： 2003/05/27 23:23

>テストベンチのサンプルや見本など探しています。

長谷川裕恭著「VHDLによるハードウェア設計入門」(CQ出版)
のP161 にTEXTIO の使い方が乗っています。
テストベクタをTEXTIOで読込み、比較するなどの手法があると思います。

>特にチップベンダーに依存せずに編集可能なツール
>もしくはテストベンチを自動生成してくれるツールが
>ありましたら教えてください。

以前、HDL Bencher の規模限定版が Xilinx社無償ツールにバンドルされていたのを見た事があります。

Altera社の無償ツールでも、波形入力でシミュレーション出来たと思います。
(テストベンチは不要。但し、テストパターンを全部入力する必要はあると思います）

ModelSim などのVHDLシミュレータがあれば、テストベンチを作成してシミュレーションする事は出来ると
思います。
費用があれば、テストベンチを作成する業者もあります。
(参考まで）

参考URL：http://www.trigate.co.jp

No.1 回答者： noname#3227 回答日時： 2003/02/19 23:44

直接の答えにはなっていませんが、論理の検証にはテストベンチ以外の方法

を試みられては如何でしょうか。

質問の年度からみてテストベンチを自動生成するツールをすでに探し当てら
れていると思いますが。

私は設計はできたもののテストベンチの作成で挫折したことがあるので、提
案があります。

設計したターゲットデバイスの外にある回路の動作を想定したロジックを
VHDL(設計ロジックと同一言語)で作って(仮に検証ロジックと名付けます)

設計ロジック + 検証ロジック でシミュレータに実行させてみて信号値を確
認する方法はどうでしょうか。

これなら出力値と期待値を比較して合否判定することを検証ロジックに盛り
込んで検証全体を自動化することも可能です。
テストベンチの作りにくさや柔軟性のなさを考えると、この方が良いと思い
ます。

私の場合はシリアルデータを扱うロジックの検証に困り果てた挙句(大量のデ
ータを設定する必要があるので)、上記の方法を思いつきました。

具体的には設計したCRCチェッカに入力するビットパターンの生成やCRC値の
生成を検証ロジックに行わせて合否判定も自動的に行わせると言うものです。

なにか参考になりましたら幸いです。