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同期式・非同期式1/3カウンタについて実験をし、非同期式でハザードが起こる理由は分かったのですが、ハザードが起こると実際何が問題なのでしょうか?具体例も教えてもらえるとうれしいです、よろしくお願いしますm(__)m

A 回答 (1件)

すでにお分かりだと思いますが、非同期3進カウンタは、例えば以下のように、4進カウンタの中の2進出力 QA と4進出力 QB の AND をとって、その出力でカウンタをリセットすれば実現できます。


          ┌──┐
          │  ┌ AND ┐
        ┏━┷━┷┓   │
 クロック ─┨ QA QB ┃   │
        ┃  Clear ┠──┘
        ┗━━━━┛
この回路にクロックを入れたときの各部の波形は以下のようになります(クロックの立下がりでカウンタが動作するとします)。
       1   2  3  4
クロック  ̄_ ̄_ ̄_ ̄_ ̄

 QA   _ ̄ ̄__|__ ̄ ̄

 QB   ___ ̄ ̄____

Clear   _____|____

クロックが3回目に L レベルになったときから一瞬の間、QA が H レベルになっています。これは、QA と QB が共に H レベルになってから、AND 回路の出力が H レベルになり、カウンタがリセットされる(QA = QB = L に戻される)のに数十nsの時間かかかるため、その間 QA が H レベルのままになってしまうからです。この QA に出るヒゲのことをハザードといいます。

ハザードがあるとまずいのは、例えば以下の場合があります。
 ・QAの出力を他の回路のクロックに使う場合
QA出力はクロックを1/2分周したものなので、これをさらに1/2分周してクロックの1/4の周波数の信号作ろうとする場合、QAのハザードの立下がり部分で分周器が動作すると、以下のように、ハザードがないとした場合の予想とは異なる信号が出てきます。

        1   2  3  4   5  6  7   8
クロック   ̄_ ̄_ ̄_ ̄_ ̄_ ̄_ ̄_ ̄_ ̄

  QA   _ ̄ ̄__|__ ̄ ̄__|__ ̄ ̄__

ハザード ___ ̄ ̄____ ̄ ̄____ ̄ ̄
で誤動作

ハザード ___ ̄ ̄ ̄ ̄ ̄ ̄______ ̄ ̄
がない
場合

この波形は、クロックを1/4分周したものではなく.、1/3分周したものになってしますし、しかもそのduty(HとLの割り合い)も0.5 でなく 2/3 という変な波形になります。1/2分周器は、duty が50%でない信号を duty 50%の波形に整形するときにも使いますので、こういう目的の回路では誤動作になります。ハザードのパルス幅が、カウンタ(分周器)の最小クロックパルス幅よりも小さければ、ハザードは無視されるので、上図の「ハザードがない場合」のような分周器出力が得られます。この波形はクロックを ちゃんと1/4分周したもので、duty も 50% になっています。
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    • 1
この回答へのお礼

なるほど、そういう事でしたか。具体例もあり、とても分かりやすかったです。お早い返答ありがとうございましたm(__)m

お礼日時:2007/12/20 03:10

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(2)同期式16進カウンタをBCDカウンタとして使うには回路をどう変更したらよいか?

 実験で使った回路はJK-FFを4段にしたものです・・・。

(3)4ビットシフトレジスタの動作原理とLSIの中に使われている例をあげよ

参考URLなどいいのでよろしくお願いします!!

Aベストアンサー

非同期式カウンタ リップルカウンタの事と思いますのでこれについて

(1)出力はCKより少し遅れます この遅れた出力を次段のカウンタCKとする為二つの出力間にずれが起こります この二つの出力を使いAND,OR等の論理を取りますとずれたタイミング時にひげが発生します これがハザードです これで困る時は同期式を使います 又はラッチを追加して使うか何らかの対策が必要です 同期式でもホンの少し起こりますが

(2)同期式16進カウンタをBCDカウンタにするには
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(3)4ビットシフトレジスタの動作原理
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例 C-MOSIC 4015 4021

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Q同期式カウンターの動作遅れ

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Aベストアンサー

4ビットの16進カウンタを例として説明します。
非同期式では2進4段のFF(フリップフロップ)が将棋倒しのように動作して桁上げをしながらカウントします。従ってFF1段の遅延時間の4倍が全体の遅延時間となります。
一方、同期式では、1段目への入力(ここではクロックと称します)が全段にクロックとして供給されます。1段目は通常の2進カウンタとして動作します。
2段目は1段目の現出力とクロックパルスのアンドで動作します。つまり、1段目が今1なら、次の入力で2段目が必ず反転すると言うことを見越しているわけです。
3段目は、1段目現出力、2段目現出力とクロックパルスのアンドで動作します。
同様に、4段目は1段目、2段目、3段目の現出力とクロックパルスのアンドで動作します。

結局、ゲートの遅れはFFに比べて微小であり、しかも4段とも入力パルス(クロック)で同時に反転(あるいは非反転)を決定するので、遅延時間はFF1段と変わりません。桁数が増えても考え方は同じです。
ゲート回路が複雑になっているのは否定できませんが。

Qカットオフ周波数とは何ですか?

ウィキペディアに以下のように書いてました。

遮断周波数(しゃだんしゅうはすう)またはカットオフ周波数(英: Cutoff frequency)とは、物理学や電気工学におけるシステム応答の限界であり、それを超えると入力されたエネルギーは減衰したり反射したりする。典型例として次のような定義がある。
電子回路の遮断周波数: その周波数を越えると(あるいは下回ると)回路の利得が通常値の 3 dB 低下する。
導波管で伝送可能な最低周波数(あるいは最大波長)。
遮断周波数は、プラズマ振動にもあり、場の量子論における繰り込みに関連した概念にも用いられる。


ですがよくわかりません。
わかりやすく言うとどういったことなのですか?

Aベストアンサー

>電子回路の遮断周波数: その周波数を越えると(あるいは下回ると)回路の利得が通常値の 3 dB 低下する。
>導波管で伝送可能な最低周波数(あるいは最大波長)。
>遮断周波数は、プラズマ振動にもあり、場の量子論における繰り込みに関連した概念にも用いられる。

簡単にいうと、一口に「カットオフ周波数」と言っても分野によって意味が違う。
電子回路屋が「カットオフ周波数」と言うときと、導波管の設計屋さんが「カットオフ周波数」と言うとき
言葉こそ同じ「カットオフ周波数」でも、意味は違うって事です。



電子回路の遮断周波数の場合
-3dB はエネルギー量にして1/2である事を意味します。
つまり、-3dBなるカットオフ周波数とは

「エネルギーの半分以上が通過するといえる」

「エネルギーの半分以上が遮断されるといえる」
の境目です。

>カットオフ周波数は影響がないと考える周波数のことでよろしいでしょうか?
いいえ
例えば高い周波数を通すフィルタがあるとして、カットオフ周波数が1000Hzの場合
1010Hzだと51%通過
1000Hzだと50%通過
990Hzだと49%通過
というようなものをイメージすると解り易いかも。

>電子回路の遮断周波数: その周波数を越えると(あるいは下回ると)回路の利得が通常値の 3 dB 低下する。
>導波管で伝送可能な最低周波数(あるいは最大波長)。
>遮断周波数は、プラズマ振動にもあり、場の量子論における繰り込みに関連した概念にも用いられる。

簡単にいうと、一口に「カットオフ周波数」と言っても分野によって意味が違う。
電子回路屋が「カットオフ周波数」と言うときと、導波管の設計屋さんが「カットオフ周波数」と言うとき
言葉こそ同じ「カットオフ周波数」でも、意味は違うって事です...続きを読む

Q理想CMOSインバータのしきい値について

少し疑問に思ったことなのですが、理想的なCMOSインバータは電源電圧をVdd、しきい電圧:Vthとしますと、
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極端にしきい電圧が低かったり高かったりするのは想像して都合が悪いのはわかりますが、電源電圧の1/2付近の値が理想的でなくて、ぴったり1/2が理想的になる理由が思いつきません。
ぜひ、お力を貸していただけないでしょうか。

Aベストアンサー

1/2の時にノイズマージンが最大になるからです。

Vdd=10V , Vth=6V の時を考えてみましょう、信号に4.5Vのノイズが乗った場合"L"レベルは最大4.5Vまで持ち上げられますが"L"レベルは確保されますのいいですが、"H"レベルは最小5.5Vとなり"H"レベルを維持できません。


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