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お世話になっております。

Serial ATA(=SATA)のSSC(spread spectrum clocking)についてお聞かせください。

物理的に離れた近端チップと遠端チップ間で通信している場合、
それぞれのチップが独立した発振素子をもつと思います。
その上で-5000ppm@33kHzといったSSCを掛ける場合、
そのSSCが重畳したデータを受信する側のレファレンスクロックにも
-5000ppmのSSCが掛かっていると理解しております。

ただ前述の通りそれぞれの発振素子が独立であるため、
受信側CDRという観点からは、
データは-5000ppmズレているがレファレンスクロックは0ppm
といった状況も有りうるのではないでしょうか。
これってCDRの追従能力を超えてしまってデータエラーになってしまうのではないでしょうか。

宜しくお願いいたします。

gooドクター

A 回答 (2件)

SATAのSSCには精通してはいないのですが、EMI対策や通信機器のSSCで周波数ホッピング(FH)での応用理論から、少し異なる回答になりますが、・・・


1)クロック信号に対して意図的にジッターを加える。(ベースバンド中心での周波数拡散となります。)
2)電波障害(EMI)の原因となる特定周波数へのエネルギー集中を緩和し、妨害を軽減する。
3)周波数ホッピング(FH)で妨害・干渉・傍受に強くなり、程度は通信の秘匿性にも優れている。
*送信側のSSCは受信側でジッター吸収できる範囲で、FHの採用に付いてもホッピング・シーケンスやホッピング・パターンと呼ぶ一定の規則を規定して、通信を行っても問題ない仕組みを採用しています。
参考:スペクトラム拡散
http://ja.wikipedia.org/wiki/%E3%82%B9%E3%83%9A% …

>その上で-5000ppm@33kHzといったSSCを掛ける場合、
>そのSSCが重畳したデータを受信する側のレファレンスクロックにも
>-5000ppmのSSCが掛かっていると理解しております。
FHを採用したSSCでは-5000ppmといったオフセット周波数を受信側にも与えるのが普通です。

>ただ前述の通りそれぞれの発振素子が独立であるため、
>受信側CDRという観点からは、
>データは-5000ppmズレているがレファレンスクロックは0ppm
>といった状況も有りうるのではないでしょうか。
前述の通り、受信側もSSCの情報を検知して自動追従する仕組みをもちます。

>これってCDRの追従能力を超えてしまってデータエラーになってしまうのではないでしょうか。
FIFOでバッファーリングしたり、データ転送速度が遅ければCDRへの書込みを一時中断したり、データ転送速度が早ければデータ転送を一時停止するなどの通信プロコトルで詳細は定義されています。
CDRへの書込み処理ではバッファアンダーランの防止技術の三洋電機の「BURN-Proof」(バーン・プルーフ)などで問題に対応しています。

バッファアンダーラン回避
http://ja.wikipedia.org/wiki/CD-R#.E3.83.90.E3.8 …
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具体的でなくて申し訳ありませんが、おそらくCDRの後に結構長いFIFOが


必須なのではないかと思います。

Tx, Rxのクロック周波数の偏差を吸収するしくみがあるはずです。
FIFOだけではなく、貯まってきたタイミング誤差をはき出すしくみです。

USBなどのアイソクロノス伝送がヒントになるかもしれません。
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