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すごく昔の話ですが、PCIバスに挿入するアドインボードのパターンを見ると、クロック線がウネウネとわざと長くなっています。
きっとクロックを遅れさせてるんだと思うのですが、なぜわざわざ遅れさせるのでしょうか?
PCIスロット間のクロックの遅れを揃えるため?
でもそうすると信号サンプルのセットアップ時間、ホールド時間に影響はないのでしょうか?

ご存知の方がいらっしゃいましたらご教示いただけると助かります。

gooドクター

A 回答 (3件)

PCIのバスはパラレルですからバス線は等長配線しなければなりません。


またlバスにつながっているデバイスは全て単一のクロックを基準に動作します。クロック線は各デバイスに分岐し並列に接続されていますから、これも等長で配線処理しなければ、クロックの位相がずれ、同期した動作が不可能になります。わざと長くなっているのではなく、分岐させたクロック線同士の長さを合わせているんだと思いますよ。
これは、PCI-Expressが登場するまでの物理的な制約の一つだったようです。

PCIに挿すボードの製作記事がありました。がんばってますねー。
http://elm-chan.org/works/pci/report.html
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この回答へのお礼

TXV12003さん、早速の返信ありがとうございます。

クロックは1対1なんですね。マザーボードで分岐してるようです。
デバイス間(スロット間)でクロックの遅延がないようにしているということですね。

ただ、デバイス(PCIカード、ターゲット)のエッジコネクタからPCIチップへのクロックだけがウネウネと長いんですよね...。
これだとPCIチップへのクロックが遅れるので、データや制御信号が早く到着するというイメージになりますね。
そうするとPCIチップのホールド時間が減ってしまいます。ただ、PCIマスター(マザーボード)にとってはPCIチップからのデータが遅れて到着するイメージなので、セットアップ時間が短くなってホールド時間が長くなる感じです。

なかなか難しい世界なのでしょうか...

参考になりました。ありがとうございます。

お礼日時:2014/12/13 08:38

No.2です。



スロットをまたいで別のボード同士が同期する必要はありません。

1つのアドインボード内の複数のデバイスにクロックを分岐供給する場合、クロック到達時間のずれ(クロック・スキュー)を防止するためには、等長で配線する必要があるという事だと思います。
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USBの様なシリアル信号ではないパラレル信号の場合、複数のビット線のクロックの同期が取れていないと正しく動作しない



なので、配線のビット毎の経路長が全て同じになるように調整する必要がある

なので、ウネウネさせている

スロット間ではなく、ビット間
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この回答へのお礼

早速の返信ありがとうございます。
ウネウネしてるのはクロックだけなんですよね...しかも相当長いです。
他の信号は多少迂回してる感じなんですが、たしかに等張になっている感じです。

参考になりました。
ありがとうございます。

お礼日時:2014/12/13 08:31

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gooドクター

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