フリップフロップのリセット入力、プリセット入力、外部スイッチの多くは
負論理(通常は1でオンになるときだけ0)で設計されていますが、
それはなぜでしょうか。
正論理では何か問題があるのですか?

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A 回答 (3件)

 一部解答が重複してしまいすが、昔のTTLでは内部回路の構成上、入力に関してもHレベル入力よりLレベル入力のほうが消費電力が高いということがあったように思います。

TTLでは、Lレベルにするための入力電流値が大きいので、未使用端子のプルアップ処理はしやすいですが、プルダウンはあまり行いません。(74Sシリーズで入力をLとするためには入力端子から2mAもの電流を引き出さねばなりません!)

 このためあまり使用されない端子は負論理入力としておくのが効率的ということだったのかもしれません。そのころのからの慣習でPLDばかりになってもいまだに負論理だということでしょうか・・。

 F/Fぐらいならまだしも、メモリのCS信号などでは、いまさら正論理のメモリを売り出しても売れないでしょうから・・
 確かどこかでこれが一番大きい理由であると聞いたことがあります(CPUのバス規格がいろいろ出だした昔、リセットなどすべて負論理で作ったのでそれ以降作られるICはリセット端子などは全て負論理となった・・)
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この回答へのお礼

ご回答ありがとうございました。

お礼日時:2001/06/20 13:53

在では、大した意味がなく、ほとんど習慣だけのようです。


しかし、フリップフロップのリセットに限らず、「外部の条件入力は正論理にもかかわらず、条件がそろったことを示す出力は負論理」については、もともと、以下のような意味があったようです。

(1) トランジスタを最も安定して動作させる「エミッタ接地回路」で回路を構成すると、正入力に対して負論理の出力(基本がNOT回路)になる。
(2) このエミッタ接地回路では、抵抗1本にトランジスタを並列に並べて「OR論理」が簡単に構成できる。この場合、論理は負になり、「ワイアードNOR」回路と呼ばれる。
(3) このエミッタ接地回路では、負を出力する場合に電力を食う。このような場合、条件がそろったときだけ負を出力するのが有利
(4) 基本論理を負にした構成では、必要に応じて、余剰回路(74シリーズは多回路ですよね)で正が構成できるが、基本論理が正の場合は、いくら並べても負にならない。

ただ、論理回路をリレーで構成していた頃から同じような習慣は見え隠れしていたようですが。
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この回答へのお礼

詳しいご回答ありがとうございました。

お礼日時:2001/06/20 14:03

その方が回路が簡単になるから、だったような記憶があります。


NANDゲート二個だけで出来ちゃうんですよね。

# あまりにも昔の記憶
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この回答へのお礼

早速のご回答ありがとうございました。

お礼日時:2001/06/20 13:58

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正論理の場合、電圧が高いときが「真」、低いときが「偽」
負論理の場合、電圧が高いときが「偽」、低いときが「真」
ですよね。。

ここで、H/Lとか、0/1という記号であらわす場合は、
正論理はH=真/L=偽、1=真/0=偽
負論理はH=偽/L=真、1=偽/0=真
でよいのでしょうか?
ネットで調べてみたら、負論理について
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電圧が低いときが1、高いときが0
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あと、
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この逆は英語で何というのでしょうか?
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Aベストアンサー

正論理はH=真/L=偽、1=真/0=偽  これは正しい
負論理はH=偽/L=真、1=偽/0=真  これは間違い

正しくは 負論理はH=偽/L=真、1=真/0=偽

正論理、負論理を使っていたのは昔の話です。

正論理、負論理に分類できない信号というのもあります。
例えばHで読み出し信号、Lで書き込み信号に使う信号線があります。
この場合、読み出しから見れば正論理で、書き込みから見れば負論理です。
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正論理はH=真/L=偽、1=真/0=偽  これは正しい
負論理はH=偽/L=真、1=偽/0=真  これは間違い

正しくは 負論理はH=偽/L=真、1=真/0=偽

正論理、負論理を使っていたのは昔の話です。

正論理、負論理に分類できない信号というのもあります。
例えばHで読み出し信号、Lで書き込み信号に使う信号線があります。
この場合、読み出しから見れば正論理で、書き込みから見れば負論理です。
正負にこだわると読み出し時は正論理の1を出力し、書き込み時は負論理の1を出力するなどとなって間違いの元になりま...続きを読む

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なぜ3と5 と 4と8が繋がっているのに Q /Qに同時にでないのですか?

Aベストアンサー

>1、この回路は S に1を一度入力すると R に受信するまで信号 Q1 を出力し続けるのでしょうか

そういう事です。
S,R = 0,0 だと、以前の状態を維持(記憶)しています。

>2、Sに1が入力された場合 どのような経路(番号)でQから出力1がでるのでしょうか
回路図を以下のように書き換えるとわかりやすいと思います。

初めは
S、R = 0、0
Q、/Q = 0,1
とします。

S= 1 にすると上のORを通ってQ=1となり、下のANDを通って/Q = 0 となり上のORの入力入り
ループとなり「自己保持」する。

(この後、S、R= 0、0に戻しても Q、/Q= 1、0のままとなります)

>3、Rに1が入力された場合 
この回路は上下対象なので省略。

>なぜ3と5 と 4と8が繋がっているのに Q /Qに同時にでないのですか?
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>1、この回路は S に1を一度入力すると R に受信するまで信号 Q1 を出力し続けるのでしょうか

そういう事です。
S,R = 0,0 だと、以前の状態を維持(記憶)しています。

>2、Sに1が入力された場合 どのような経路(番号)でQから出力1がでるのでしょうか
回路図を以下のように書き換えるとわかりやすいと思います。

初めは
S、R = 0、0
Q、/Q = 0,1
とします。

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しかし、真理値表だけで回路が書けるのは時間とともに状態が変化することを考慮していないのではないでしょうか。もちろん時間変化にともなう状態変化を真理値表で記述することは可能ですが、得策とは思えません。
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