［VHDL］についての検索結果(約6件中 1〜6件を表示)

VHDLにおける「generic」について

…ＶＨＤＬの設計にて、上位のモジュールから下位へgenericを用いて integer値を渡したいのですが、この時に最上位のモジュールにおける信号「Ａ」の状態をみて、下位へ渡す integer値を切...…

…Verilogでの回路設計の経験はあるのですが、VHDLでの経験がありません。今度の仕事はVHDLで回路設計をしなくてはいけなそうなのですが、ちょっと心配です。 Verilogとの違いは何なんでしょ...…

…はじめまして。最近VHDLで論理設計の仕事を始めたものです。そこでお聞きしたいのですが、 VHDLを書くのにお勧めのエディタがあれば教えてほしいです。私が調べて今使っているのは...…

…VHDL記述の回路を設計というかプログラミングをしたのですが、出力が正しくありませんでした。内容は「加算・減算器」です。今回はオーバーフローを（考えてもいいのですが）考えないこ...…

…まえまえから疑問に思っていたので、教えてください。 VHDL（ハードウェア記述言語）の記述で、ポートの宣言に「signed」のときと「unsigned」のときがあるのですが、違いを詳しく教え...…

…VHDLで、case文とwhen文のどちらを使おうか迷っています。以下のようなプログラムを作ろうと思っています。 //ここからcase文もしくはwhen文 SWの値を読み込み、 1の時signalに10を代入 2の時signal...…