Verilog-HDLのFF記述について

先程アップしたのは、図が変になってしまいました。
改めて質問します。

1つのFF(非同期リセット)をVerilog-HDLで記述すると、以下のように記述出来ますよね？

always @ ( posedge CLK or negedge RESET ) begin
if ( !RESET ) begin
Q <= 1'b0 ;
xQ <= 1'b1 ;
end
else begin
Q <= D ;
xQ <= ~D ;
end
end

この1つのFFをalways文を2つ使って記述出来るんですか？
ご回答宜しくお願いします。

No.1 回答者： lachesis-r 回答日時： 2008/03/26 10:21

目的、趣旨が良く判りませんが、敢えて回答するなら、

always @ ( posedge CLK or negedge RESET )
begin
　if ( !RESET )
　　Q <= 1'b0 ;
　else
　　Q <= D ;
end

always @ ( posedge CLK or negedge RESET )
begin
　if ( !RESET )
　　xQ <= 1'b1 ;
　else
　　xQ <= ~D ;
end

これで２つです ^^；

１つのFFと書いておられますが、それはTTLの7474 とかに入っているDFFのイメージですよね。
プリミティブには、Q,xQは別々のFFと言えます。実際reg宣言は別々にしますよね？

この回答へのお礼

ご回答ありがとうございます。
返事遅くなって申し訳ございません。
趣旨としては、Veriog-HDLの勉強をしていた時、
他のサイトで、自分が質問した記述が
「これを2つのalways文で書くことも出来ますよね。」
のように書かれていて、ずっと悩んでいたのです。
これで、スッキリしました。ありがとうございます。

お礼日時：2008/03/27 23:01