VHDLとVerilogの違いについて

解決済

質問者：nao100
質問日時：2002/10/29 00:49
回答数：2件

Verilogでの回路設計の経験はあるのですが、VHDLでの経験がありません。
今度の仕事はVHDLで回路設計をしなくてはいけなそうなのですが、ちょっと心配です。
Verilogとの違いは何なんでしょうか？
またVerilogを知っていればすぐに理解ができるものなのでしょうか？

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回答 (2件)

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No.2ベストアンサー

回答者： ikoan7632
回答日時：2002/10/29 07:53

私はVHDL専門で、Verilogのことはよく知りませんが。

一般的印象としては、VHDLは無駄な記述が多く、Verilogはそれが少ないです。（Verilogにはないentity宣言が無駄に思える）

言語の習得については、VHDLを先に覚えておいたほうがいいという人が多いようです。なぜかVerilogを先に知っている人はVHDLが取っ付きにくいらしいです。

VHDLは「ada」というプログラム言語をもとに開発された「使用記述言語」で、
Verilogは「C言語」をもとに開発された「シミュレーション専用言語」です。
その辺の関係で、VHDLに比べて論理合成不可能な記述が多いと聞いたことがあります。

先日CQ出版から発売された「HDLによる高性能ディジタル回路設計」の巻末付録に「HDL対照表」が書かれているので、２言語を比較する参考にしてみてください。

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この回答へのお礼

いい本を紹介していただいてありがとうございました。対照表は便利です。

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お礼日時：2002/11/02 10:29

No.1

回答者： moby2002
回答日時：2002/10/29 01:20

こんなページがありました。

http://www.din.or.jp/~yagiyagi/HTML/KNOWLEDGE/ge …
もうすでに見てしまっていたらごめんなさい。

私は、ハードウェア記述言語どころか、普通のプログラム記述言語も
ほとんど知りませんでしたが、ＶＨＤＬはすぐに慣れました。
ハードウェア的な記述に慣れているのでれば、すぐに使えるように
なると思います。

参考URL：http://www.din.or.jp/~yagiyagi/HTML/KNOWLEDGE/ge …