2ビットのレジスタのVerilog HDL記述

QuatusIIで2ビットのレジスタをつくっているのですが、ブロック図をコンパイルするときにエラーがでてしまいます。
エラー内容をみるとVerilog　HDL記述が間違えているみたいなのですが、どこが間違えているか教えてください。

/*REG2*/
moduleREG2module( EN, CLR_B, IN1, IN2, CLK, Q );
inputCLR_B, CLK;
inputIN1, IN2;
output[1:0] Q;
outputEN;
assignEN=FUNC_EN(IN1, IN2);
functionFUNC_EN;
inputIN1,IN2;
if(IN1>0|IN2>0)
FUNC_EN=1;
else
FUNC_EN=0;
endfunction
wire[1:0]D;
CONECT(IN1,D[0]);
CONECT(IN2,D[1]);
reg[1:0] Q;
always@( posedge CLK or negedge CLR_B )
if( !CLR_B )
Q <= 0;
else if(EN)
Q <= D;
endmodule

エラーにはError: Node instance "comb_8" instantiates undefined entity "CONECT"
Error: Node instance "comb_9" instantiates undefined entity "CONECT"

と出ています。意味を調べたのですが、CONECTが定義されていない？という事は具体的にどうすればいいでしょうか。
CONECT(IN1,D[0]);
CONECT(IN2,D[1]);
の部分が間違っているのはなんとなくわかるのですが、どうしたらいいかわかりません。
よろしくお願いします

No.1 回答者： noname#65902 回答日時： 2008/07/03 23:01

詳しくないんですけど、

CONECT
が固有名詞でなければ
CONNECT
の誤りでは？

この回答への補足

CONNECTに変えて再度やってみましたが、同じエラーがでてしまいました。

補足日時：2008/07/03 23:18