ＰＬＤデバイスのリセット信号に関して

ＰＬＤデバイス（ＣＰＬＤ、ＦＰＧＡ）でＨＤＬ言語できしょうしています、
always@(posedge clk or negedge rst)begin
if(!rst)begin
reg <= 0;
end if begin
レジスタのリセットを上記の様に記述しますが、この「ｒｓｔ」の信号はＰＬＤデバイスの外部から
入力される設定なのですが、通常ＰＬＤのリセット信号をどの様な回路構成で生成するのでしょうか？
ＰＬＤ外部にＣＰＵが有る場合はＣＰＵから入力すればよいと思いますが、ＣＰＵなどが無くＰＬＤデバイス
単体の場合、ＰＬＤデバイス用のリセットＩＣなどあるのでしょうか？
ＰＬＤデバイスはＣＰＬＤタイプであっても内部的にロジックをローディングするコンフィギュレーション動作が必要でこの間は数百ｍｓｅｃ程度かかると思われます。
※ＣＰＵのリセット時間に比べかなり長いと思われます。
しかし通常のＣＰＵ用のリセットＩＣはそんなに長い期間用はあまり無いと思います。
又はアルテラ社のデバイスを見ると「ＰＯＲ］（パワーオンリセット）なる、ブロックが内蔵されていますが、このモジュールをリセット回路として使用できるのでしょうか。その場合、冒頭のＶｅｒilog言語で
どの様に記述すればいいのでしょうか。

よろしくお願いします。

No.1 回答者： monova 回答日時： 2013/10/04 01:33

PORに関しては、OKwebで過去の質問にあった様なので、リンクを

張らしてもらいます。

http://okwave.jp/qa/q7108828.html

リセットICはルネサスから何種類か出ています。

http://japan.renesas.com/products/standard_ic/li …

恐らく、もともとは三菱のリセットICだと思います。
時間固定のタイプと、キャパシタでリセット時間を決められるタイプとがあります。
お好みでお選び下さい。