Verilog HDLで立下りと立ち上がり両方のエッジを検出する方法を

Verilog HDLで立下りと立ち上がり両方のエッジを検出する方法を探しています。
色々試してみたのですが、そのようなことはできないとエラーがでました。
元の周波数を2倍にして立ち上がりだけ見るという方法は、今回私が想定している仕様では使えないので、どうしても両エッジを検出したいのです。
どなたかご存知の方いらっしゃいましたら回答のほうよろしくお願いします。
ちなみに使用しているFPGAはXC3S200で使用ツールはXilinx社のISEです。

No.1 ベストアンサー 回答者： SortaNerd_ 回答日時： 2010/06/13 10:57

回答が無いようなのでHDLはよく知らないのですが参考になりそうなページを貼っておきます。

http://fenrir.naruoka.org/archives/000701.html
原因は両エッジを検出できるようなフリップフロップが普通のFPGAには無いことのようですが、解決策はよく分かりません。