PLDデバイス(CPLD、FPGA)でHDL言語できしょうしています、
always@(posedge clk or negedge rst)begin
if(!rst)begin
reg <= 0;
end if begin
レジスタのリセットを上記の様に記述しますが、この「rst」の信号はPLDデバイスの外部から
入力される設定なのですが、通常PLDのリセット信号をどの様な回路構成で生成するのでしょうか?
PLD外部にCPUが有る場合はCPUから入力すればよいと思いますが、CPUなどが無くPLDデバイス
単体の場合、PLDデバイス用のリセットICなどあるのでしょうか?
PLDデバイスはCPLDタイプであっても内部的にロジックをローディングするコンフィギュレーション動作が必要でこの間は数百msec程度かかると思われます。
※CPUのリセット時間に比べかなり長いと思われます。
しかし通常のCPU用のリセットICはそんなに長い期間用はあまり無いと思います。
又はアルテラ社のデバイスを見ると「POR](パワーオンリセット)なる、ブロックが内蔵されていますが、このモジュールをリセット回路として使用できるのでしょうか。その場合、冒頭のVerilog言語で
どの様に記述すればいいのでしょうか。
よろしくお願いします。
A 回答 (1件)
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No.1
- 回答日時:
PORに関しては、OKwebで過去の質問にあった様なので、リンクを
張らしてもらいます。
http://okwave.jp/qa/q7108828.html
リセットICはルネサスから何種類か出ています。
http://japan.renesas.com/products/standard_ic/li …
恐らく、もともとは三菱のリセットICだと思います。
時間固定のタイプと、キャパシタでリセット時間を決められるタイプとがあります。
お好みでお選び下さい。
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