LSIにおいて10GHz以上になると配線のLによる遅延が重要に
なってくるそうなんですが、そこで、配線の形によるL(インダクタンス)
の方程式をご存知のかたはいませんか?

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A 回答 (1件)

普通の基板の75Ωラインでも7ns/m程度の遅延が発生するので、バス線長20cm,クロック100MHz程度の設計でも考慮する必要があります。

 遅延は √(LC) によって表されますが、SCSI Parallel Interface の規格によると

・ラインの片側にだけ、電源またはグランドプレーンがある場合
 Tpd = 33.36 × √(0.475er+0.67) [ps/cm]

・ラインの両側に、電源またはグランドプレーンがある場合
 Tpd = 33.36 × √(er) [ps/cm]

ラインの断面形状等には関係ないようですね。 なぜでしょう? わかりません。
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測定上はひとつの周波数を使って測定すれば位相ずれはわかるということ
です。
周波数で観ます。

(詳しくは、群遅延、波形 とキーワードを入れて検索してみてください。
波形などもありますからよくわかると思います。)

以上 参考まで

関連URL:http://www-lab15.kuee.kyoto-u.ac.jp/~t-naka/php/paper-new.php
{ (中西俊博,杉山和彦,北野正雄 : 「電子回路における負群速度」)PDFファイル }

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10センチ以下の場合は絶縁性の隔壁を堅牢に取り付ける。
それ以外の場合は接触しなければokです。
接触する場合は電技解釈を見ると絶縁性の隔壁を堅牢に設ける。

#1の方のURLで示されている電技解釈なら189条になります。

今年の7月に改訂になったので新しい電技解釈では167条になります。


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