3つの7セグメントがあります。
2進数、12ビットのデータを7セグメントに以下のような表示をVHDLで表現したいのですが、書き方が分かりません。
たとえば、
000000000000 -> 0
000000000001 -> 1
000000000010 -> 2
・・・・・・
000000001010 -> 10 (1の位から10の位に桁上げ)
000000001011 -> 11
・・・・・・
というように左側の12ビットのデータを右側の値で7セグメントに表示したいのです。
普通は、4ビット2進数のデータなら、デコーダを経由して7セグメントに表示可能ですが、上記表現の場合、どのようにVHDLで記述すればよろしいか、分かりません。
アドバイス下さい。よろしくお願いします。
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