![](http://oshiete.xgoo.jp/images/v2/pc/qa/question_title.png?e8efa67)
VerilogHDL初心者のものです。
本を買って今学習中なのですが、その本の付属CDに問題がついていたので解いてみたのですが、不正解でした。
CKの立ち上がりで、255,254,253・・・とダウンカウントする。
RESが1で非同期リセットする。(初期値は全ビット1とする)
減算演算子を用いて記述する。
module DOWNCOUNT( CK, RES, Q );
input RES, CK;
output [7:0] Q;
always @(posedge CK or posedge RES)
if( RES == 1'b1 )
Q <= //ここになにを書いたらよいのかわかりません。
else
Q <= Q - 8'h01;
endmodule
コメントアウトしてある部分になにを書いたらよいのかわかりませんでした。
リセットだから「8'h00;」だと思ったのですが、どうやら違うようです。
詳しい方よろしくお願いします。
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