8ビットダウンカウンタをVerilogHDLで記述

VerilogHDL初心者のものです。
本を買って今学習中なのですが、その本の付属CDに問題がついていたので解いてみたのですが、不正解でした。

CKの立ち上がりで、255,254,253・・・とダウンカウントする。
RESが１で非同期リセットする。（初期値は全ビット1とする）
減算演算子を用いて記述する。

module DOWNCOUNT( CK, RES, Q );
input RES, CK;
output [7:0] Q;

always @(posedge CK or posedge RES)
if( RES == 1'b1 )
Q <= //ここになにを書いたらよいのかわかりません。
else
Q <= Q - 8'h01;

endmodule

コメントアウトしてある部分になにを書いたらよいのかわかりませんでした。
リセットだから「8'h00;」だと思ったのですが、どうやら違うようです。
詳しい方よろしくお願いします。

No.1 ベストアンサー 回答者： Gotthold 回答日時： 2013/04/21 18:31

> （初期値は全ビット1とする）

これが答え。

この回答への補足

回答ありがとうございます。
8'h01　をためしてみたのですが、だめでした。
何故なのでしょうか？

補足日時：2013/04/21 21:27