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チャネル長変調効果係数λとチャネル長Lは
λ∝(1/L)
の関係にあり、Lが大きくなるとλが1/L小さくなりますが、
Lではなくチャネル幅のWが大きくなった場合はλに変化はあるのでしょうか?
宜しくお願い致します。

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A 回答 (2件)

理想的には関係ないです。



ただ、実際のモノだと、Wが大きくなるとゲートの周りの電界の曲がりこみによる寄生容量(Cgs,Cgd等)のチャネル幅に対する影響度合いが減るので、見た目上、チャネル長が微妙に長くなったように見えるような気もします。

この回答への補足

ご回答ありがとうございます。

さらに回答していただけばありがたいのですが、Lを大きくするとλが小さくなり出力抵抗roは大きくなり、トランスコンダクタンスgmは小さくなりますが、なぜ固定利得gmroは大きくなるのでしょうか??

宜しくお願い致します。

補足日時:2007/07/01 18:22
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>Lを大きくするとλが小さくなり出力抵抗roは大きくなり、


>トランスコンダクタンスgmは小さくなりますが、
>なぜ固定利得gmroは大きくなるのでしょうか??

単純に2乗則で考えると、λ=c/Lとして
Ids = K/L(Vgs-Vt)^2(1+c*Vds/L)
より、
gm = ∂Ids/∂Vgs = \!\(\(2\ K\ \((L + c\ Vds)\)\ \((Vgs - Vt)\)\)\/L\^2\)
ro = ∂Vds/∂Ids = \!\(L\^2\/\(c\ K\ \((Vgs - Vt)\)\^2\)\)
で、
∂(gmro)/∂L = 2/{c(Vgs-Vt)} > 0 (飽和領域)
となるんで、Lが大きくなるとgmroが増えることになりそうです。

実際には、さらに、チャネル長が短くなるとキャリアの移動速度が飽和するので、2乗則自体が成立しなくなって1乗に近づいていきます。
それを考えると、話がややこしくなって大変なんですが、それでも
∂(gmro)/∂L > 0
は成立すると思います。
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この回答へのお礼

なるほど。。。理解できました。
ありがとうございます。

お礼日時:2007/07/03 14:24

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QMOSFETのチャネル長変調効果について。

MOSFETのチャネル長変調効果について。
定電流領域で動作しているとき、ドレーン-ソース間電圧Vdsを大きくすると
実効チャネル長が短縮し、ドレーン電流が大きくなる。

これは、チャネルから出てきた電子がピンチオフ点からドレーンまで移動する際に、
Vdsによる電界によって電子が加速され、実効チャネル長が短いほど加速される距離が
長くなり、電子速度が大きくなるためドレーン電流が大きくなる、という解釈で正しいのでしょうか。

Aベストアンサー

<<これは、チャネルから出てきた電子がピンチオフ点からドレーンまで移動する際に、
<<Vdsによる電界によって電子が加速され、実効チャネル長が短いほど加速される距離が
<<長くなり、電子速度が大きくなるためドレーン電流が大きくなる、という解釈で正しいのでしょうか。

適切ではありません。
ピンチオフ点からドレーンまでの領域は「滝」に例えられることがしばしばあります。
電子速度が大きくなること、とドレイン電流が大きくなることに直接の関係はありません。
「滝」の落下距離が長くなった時、最下点における水の速度は上がりますが流量は変わらないからです。
チャネル長変調効果はこの「滝」に流入する水量の変化に起因するものです。

(以下ソースからピンチオフ点までを実効チャネル、ピンチオフ点からドレインまでを空乏領域と呼ぶこととします。)
飽和ドレイン電圧VDSsat以上のドレイン電圧VDSが印加された時、その電圧はどのように分配されるかを考えます。ピンチオフ点の定義から必然的に実行チャネルにはVDSsatの電圧が、残りの電圧は全て空乏領域に印加されます。以降余分に印加された電圧は全て空乏領域に費やされることになりますが、空乏領域では、
(ホットエレクトロンによる電離効果によって)流入した電子をドレインに運ぶだけの役割しか持たない
ので、ドレイン電流は「飽和」することになります。
一方実効チャネルにかかる電圧は常にVDSsatですが、実効チャネル長が短くなれば実効チャネル内の電界は大きくなり、オームの法則J=σEより電流が増加します。
飽和電流の式で言うところの、
IDSsat=1/2・W/L・μCox・(VGS-VTH)^2
のLが短くなることで表されます。

<<これは、チャネルから出てきた電子がピンチオフ点からドレーンまで移動する際に、
<<Vdsによる電界によって電子が加速され、実効チャネル長が短いほど加速される距離が
<<長くなり、電子速度が大きくなるためドレーン電流が大きくなる、という解釈で正しいのでしょうか。

適切ではありません。
ピンチオフ点からドレーンまでの領域は「滝」に例えられることがしばしばあります。
電子速度が大きくなること、とドレイン電流が大きくなることに直接の関係はありません。
「滝」の落下距離が長くなった時、最下点...続きを読む

Q基板バイアス効果でのしきい値について

MOS構造で基板にバイアスをかけると単純にしきい値が下がると
思うのですが、教科書では式から見て上がると書いています。

例えば、ゲートに5Vかけていたとして、それがしきい値だとします。
(P型半導体で考えます)
基板に-1Vかければそのぶん酸化膜-半導体表面の電荷が増え、
ゲート電圧を4Vかければ反転し、しきい値電圧は低くてすむと思います。

この例えはどこかおかしいのでしょか?
なにか根本的なことを間違えているのでしょうか?
どなたか教えてください、お願いします。

Aベストアンサー

> 反転領域の電荷が減り、反転がとける?
MOSダイオードの場合、反転層の電子は基板から湧き出るイメージでいいかもしれませんが(正確さには欠けるかも)、MOSトランジスタの場合、反転層の電子はソースから供給されます。だからゲート/絶縁膜/半導体のみを考えてはだめです。

> なぜ基板バイアスを印加すると電子が流入しにくくなるのでしょうか?
文章では説明は難しいのですが、
ソースと反転層の堺(電子の供給点)をSとして、ソース(n型)/S/基板(p型)の電位を計算してみてください(空乏層は二つの2次関数、ソースはフラット)。
次にゲート/絶縁膜/S/半導体の電位を計算してみてください(空乏層は一つの2次関数、絶縁膜は1次関数)。
このグラフを重ねるとソース/基板のバイアスが深いほど、ゲート電圧を大きくしないと電子が流入しないことが理解できると思うのですが...(わかりにくいですよね。うまく説明できなくてごめんなさい)

QCMOSインバーターのチャネル長変調による影響

上記タイトルのチャネル長変調によるCMOSインバーターに対する影響について2点お伺いしたいことがあります。

 まず一点目に、チャネル長変調によってIV特性の飽和領域の電流値がチャネル長変調のない場合に比べて若干増えてしまうという現象が起こりますが、これによってDC利得が低下してしまうと授業で習いました。私が思ったのはチャネル長変調によって電流が増える「Ids=1/2(u*Cox*(w/L)(Vgs-Vt)~2)(1+λVds))」のだから利得も増えるのではないかと思うのですがなぜ低下してしまうのでしょうか?

 2点目に、インバータのVin対VoutのDC解析をすると論理しきい値を境にVddからVssへ値が変化しますが、この変化の際、論理しきい値で瞬間的に変わるのではなくある一定の傾きを持ってしまいます。この傾きをもってしまう理由がチャネル長変調のためであると言うことなのですがこの理由がどうしてもわかりません。


どなたか詳しい方、ヒントだけでもよいのでお願いします。

Aベストアンサー

以下 URL参照

参考URL:http://ocw.osaka-u.ac.jp/contents/23/quantum_devices_07.pdf

Qダイオード接続

トランジスタのベースとコレクタを繋いでダイオード接続
というらしいのですが、通常のダイオードと同じ働きに
なるのでしょうか?
または、通常のダイオードよりも高機能になるのでしょうか?
または、何か利点があるなど。

よくサーマルダイオード?と呼ばれるものに多いような
気がしますが。

よろしくお願いします。

Aベストアンサー

トランジスタのベースとコレクタを短絡してダイオードとするのは以下の理由があります。

(1) 半導体プロセスが複雑となるため、ダイオード専用の工程を入れたくない(トランジスタと同じ工程で作りたい)

(2) (1)の方法で作ったNPNトランジスタでダイオードを作る場合、以下の4種類の構成が考えられる
' (a) コレクタをオープンとして、ベース-エミッタ間をダイオードとする
' (b) エミッタをオープンとして、ベース-コレクタ間をダイオードとする
' (c) ベースとコレクタを短絡して、コレクタ-エミッタ間をダイオードとする
' (d) ベースとエミッタを短絡して、ベース-コレクタ間をダイオードとする
このうち、(c)を除く3方式では、ダイオードが順バイアス状態のとき、ベース-コレクタ接合が順バイアスされる。このとき、ベースからn型層(コレクタ)に正孔が注入され、それがトランジスタとSi基板とを電気的に分離している接合(n型コレクタ-p型基板)に流れたり、同じコレクタを共有している他のトランジスタに流れる。その結果、基板電流が発生し、n型コレクタ-p型基板が順バイアスされてしまう(複数のトランジスタが独立でなく互いにつながってしまう)。それを避けるために、ベース-コレクタ間が常時ゼロバイアスされ、このような現象が起こらない (c) の構成が用いられる。さらに (c) の構成では、少数キャリアの注入が起こらないので、高速動作が可能という理由もある。

(3) トランジスタのベースとコレクタを短絡して作ったダイオードは同時に作ったトランジスタと同じ特性になるので、カレントミラーなど、トランジスタと組み合わせる構成としたときに、特性のバランスがとりやすい

トランジスタのベースとコレクタを短絡してダイオードとするのは以下の理由があります。

(1) 半導体プロセスが複雑となるため、ダイオード専用の工程を入れたくない(トランジスタと同じ工程で作りたい)

(2) (1)の方法で作ったNPNトランジスタでダイオードを作る場合、以下の4種類の構成が考えられる
' (a) コレクタをオープンとして、ベース-エミッタ間をダイオードとする
' (b) エミッタをオープンとして、ベース-コレクタ間をダイオードとする
' (c) ベースとコレクタを短絡して、コレクタ-...続きを読む

Q小信号等価回路とは

小信号等価回路って何なんでしょうか。分かりやすく説明していただけると幸いです。

Aベストアンサー

>小信号等価回路

世の中には「非線形回路」がたくさんあります。
入力量が比例的に変化したとき、応答量が比例的に変化しない回路です。

それでも入力量がごく小さいときは、応答量が近似的に比例的な変化をするとみなせるので、近似的な「等価回路」を書けます。
いわゆる一次近似の「等価回路」です。
それを「小信号等価回路」と呼んでいるのです。

QMOSトランジスタのゲート酸化膜厚と寿命の関係

MOSトランジスタのゲート酸化膜厚と寿命の関係
大学でMOSトランジスタの勉強をしているのですが、どうしても分からないところがあるので、教えてください。MOSトランジスタのゲート酸化膜厚を薄くすると特性が上がるのでしょうか?それとも下がるのでしょうか?、ゲート酸化膜厚を薄くすると、トランジスタのホットキャリア寿命はどうなるのでしょうか?どうか分かりやすくメカニズムを交えて教えてください。

Aベストアンサー

こんにちは。

>>>MOSトランジスタのゲート酸化膜厚を薄くすると特性が上がるのでしょうか?それとも下がるのでしょうか?、

ゲート酸化膜厚は、コンデンサの誘電体の厚さみたいなものですから、
ゲート酸化膜厚を小さくすると、それに反比例してゲート容量が大きくなり、チャネルに少数キャリアが引き寄せられます。
ですから、ドレイン電流は、おおむねゲート酸化膜厚に反比例します(能力が上がります)。

ただし、ゲート容量が大きくなるということは、ゲートにつながっている配線の寄生容量が増えるということでもあります。
ですから、回路全体を見たときに、MOSFETの能力向上がそのまま全部、回路の特性向上になるわけではありません。


>>>ゲート酸化膜厚を薄くすると、トランジスタのホットキャリア寿命はどうなるのでしょうか?

ホットキャリア効果は、ドレイン電圧がある程度大きくなければ起こりません。
しかし、ドレイン電圧が小さくてもゲート電圧をかけるだけで、閾値電圧(の絶対値)が上がってしまう効果があります。
ゲート酸化膜厚を薄くすると、この効果による劣化が大きくなります。

ゲート長を小さくするときにはホットキャリア効果に注意する必要があり、
ゲート酸化膜厚を小さくするときには閾値電圧変動に注意する必要があるということです。

理論的なことは知りませんが、私が以前大手エレクトロニクス企業に勤めていたことで、経験的に知っていることです。

こんにちは。

>>>MOSトランジスタのゲート酸化膜厚を薄くすると特性が上がるのでしょうか?それとも下がるのでしょうか?、

ゲート酸化膜厚は、コンデンサの誘電体の厚さみたいなものですから、
ゲート酸化膜厚を小さくすると、それに反比例してゲート容量が大きくなり、チャネルに少数キャリアが引き寄せられます。
ですから、ドレイン電流は、おおむねゲート酸化膜厚に反比例します(能力が上がります)。

ただし、ゲート容量が大きくなるということは、ゲートにつながっている配線の寄生容量が増えるとい...続きを読む

Qmosトランジスタの小信号等価回路の問題

以下の図は(a)から(e)の小信号等価回路を描く問題とその解答です。何故解答のようになるのか全く分かりません。
ソースやドレインが電源や抵抗と繋がれておらず相互コンダクタンスや出力抵抗のみ考えれば良い場合についてはある程度分かっているつもりなのですが電源や抵抗と繋がれるととたんに分からなクなってしまいました。出典は数理工学社『mosによる電子回路基礎』(池田誠・著)の34ページからです。詳しい方がいらっしゃったら教えてください。よろしくお願いします。

Aベストアンサー

>ソースやドレインが電源や抵抗と繋がれておらず相互コンダクタンスや出力抵抗のみ考えれば良い場合についてはある程度分かっているつもりなのですが電源や抵抗と繋がれるととたんに分からなクなってしまいました。

回答>>
 まず、小信号等価回路には大前提があります。それは交流等価回路である、ということです。
交流等価回路というのは電圧電流の変化分のみを扱い直流は扱わないと言うことです。
 電源をつないだ場合、電源は直流的にはある値の直流電圧、この場合はVddの値を持ちます。しかし、小信号等価回路では交流等価回路ですから、変化分しか考えないので、直量の電源は電源電圧としてみれば、ある一定の値の電圧を保持していますが変化しません。交流的にはゼロボルトと言うことになります。回路で変化しない場所は、そう、GNDとみなすわけです。
 結局、小信号等価回路では変化しない直流電圧はGNDとみなします。ですから、例えば(a)の回路の等価回路では電源は見当たりません、ドレインに接続されている抵抗RDは等価回路ではドレイン、すなわち出力VoutとGNDの間に接続されてるのが分かると思います。そうです、直流電源VddはGNDとして等価回路では扱われるのでGNDにつながれたわけです。

以上が「電源や抵抗と繋がれるととたんに分からなクなってしまいました」の原因ではないかと思います。これでも不明な点がありましたら補足であげてください。

>ソースやドレインが電源や抵抗と繋がれておらず相互コンダクタンスや出力抵抗のみ考えれば良い場合についてはある程度分かっているつもりなのですが電源や抵抗と繋がれるととたんに分からなクなってしまいました。

回答>>
 まず、小信号等価回路には大前提があります。それは交流等価回路である、ということです。
交流等価回路というのは電圧電流の変化分のみを扱い直流は扱わないと言うことです。
 電源をつないだ場合、電源は直流的にはある値の直流電圧、この場合はVddの値を持ちます。しかし、小信号...続きを読む

Qウエルの性質について

全くの理科の事がわからず質問させていただきます。
私は文型なのですが、少し半導体について興味があり本を購入しました。
半導体の本の中で、Pウエル、Nウエルがありその中にP+、N+があるとかいて
いました。このP+とPウエルまたN+とNウエルの違いというのはどういった
ものなのでしょうか?
また、僕の解釈ではP+、N+は導体、PウエルNウエルは絶縁体と解釈しているの
ですがあっているでしょうか?
また、そういった物質の性質に詳しいHPがあれば教えていただきたいと思います。

Aベストアンサー

いろいろホームページを探したのですがなかなか無いですね。
かなり長くなりますが・・・

まず、現在のCMOSはMOS-FETというトランジスタから構成されます。
そのトランジスタはP型トランジスタ、N型トランジスタの2種類があり、
これを直列または並列につなげることによって一つのゲートが作られます。
ゲートというのはインバータやAND、OR回路です。

P型トランジスタは、ゲート端子に0Vを印加すると
P+とP+の間にP-chができて導通します。
N型は5Vを印加するとN+とN+の間にN-chができて導通します。
P-chをつくるのは、基板となるSiがN型である必要があり、
逆にN-chはP型である必要があります。
現在のCMOSロジックLSIではP型トランジスタとN型トランジスタを組み合わせて
ゲートを作るため、Si基板を2つ用意しなければならないという状況に陥ってし
まいます。現状、寄生ダイオードが出来てしまう関係で、P基板を使うのが
主流となっています。しかし、P基板を使うとなると、P型トランジスタの形成
が出来なくなります。ここで、N-Wellという溝を掘って、N基板があるように見
せかけるのです。
このようにしてP型、N型の両トランジスタを両立できるようにしてます。

図があるとわかりやすいのですが、言葉であらわすとこんな感じです。

P、P+、N、N+は、下の方の回答のように不純物の濃さを表します。
P、Nが付けば、それは半導体です。
P-Well、N-Wellは電気の流れから見ればダイオードの逆方向の向きになるよう
作りこみますから、絶縁物と言っても良いかもしれません。

いろいろホームページを探したのですがなかなか無いですね。
かなり長くなりますが・・・

まず、現在のCMOSはMOS-FETというトランジスタから構成されます。
そのトランジスタはP型トランジスタ、N型トランジスタの2種類があり、
これを直列または並列につなげることによって一つのゲートが作られます。
ゲートというのはインバータやAND、OR回路です。

P型トランジスタは、ゲート端子に0Vを印加すると
P+とP+の間にP-chができて導通します。
N型は5Vを印加するとN+とN+の間にN-chができて導通します。...続きを読む

QFETの電流特性

CMOSなどFETの電流特性において、ソースドレイン電圧の増加に従って、最初は線形に電流が増加し、結局は飽和してしまうという特性が見て取れます。

その特性の理由として、チャネルのドレイン側が段々狭くなり、結局はピンチオフしてしまうからということだったと思うのですが、ここで、二点疑問点がありまして、なぜドレイン側のみのチャネルが細くなり、また、なぜピンチオフ後も一定の電流が流れ続けるのでしょうか?

ピンチオフということはチャネルがそこで切れてしまって電流値がゼロになるような気がするのですが。トンネル電流の類なのでしょうか?また、さらに電圧を上げるとチャネルが短くなり始め、ピンチオフ点から先は完全にクウボウ化しているはずなのに、流れ続けるのも不思議です。

以上具体的に教えていただきたく思います。
よろしくお願いします。

Aベストアンサー

ゲート電極の電位は、電極が金属なので電極全体で一様です。つまりソース側でもドレイン側でも電位はVgです。
ソースドレイン方向で電位が変化するのはチャネル内です。
ソースドレイン間にはVdsという電圧が印可されますが、理想的にはこの電圧は全てチャネルにかかります。
チャネルにも当然抵抗があるので、ソース側の電位はGND、ドレイン側はVdsといったようにチャネル中の電位はリニアに変化します。
ドレイン側でチャネル内の電位が高くなるため、ゲート(Vg)との電位差が小さくなり、反転層は形成されにくくなります。
半導体デバイス関係の教科書を見ると図解で説明されているはずですので、理解しやすいと思います。
一度は実際に式を導出してみるとよく理解でき、非常によい勉強になると思います。

QVDD(電源電圧)って何の略ですか

VDD,GNDと簡単に使いますが、VDDって何の略ですか?なんかの頭文字をとったものでしょうか?

Aベストアンサー

http://encyclobeamia.solarbotics.net/articles/vxx.html
http://www.control.com/1026184337/index_html
によると、Vはvoltage, VDDのDはdrains, VSSのSはsources, VCCのCはcollectors, VEEのEはemittersが由来。では、なぜ同じ字が2つあるのかなのですが、根拠のない想像ですが「複数のトランジスタに電圧を供給しているので、複数形を表わすため」だと思いました。

参考URL:http://encyclobeamia.solarbotics.net/articles/vxx.html


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