C言語のmakefileについて

C言語のmakefileについて質問です。
例えば下記makefileでは、“CC”というマクロを“gcc”という文字列で再定義しています。
しかし中には(1)『CC = gcc』という定義なしでいきなり(2)『$(CC) -o hello $(objs)』
でコンパイルしているmakefileを見るのですが、その場合(2)は何でコンパイルされているのでしょうか。($(CC)の中身はCC??GCC?ACC??)
※下記ターゲット名等はサンプルです。
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# Makefile
objs = hello.o edajima.o
CC = gcc

hello: $(objs)
$(CC) -o hello $(objs)

.PHONY: clean
clean:
$(RM) hello $(objs)

No.3 回答者： Tacosan 回答日時： 2011/05/09 11:39

「make が『標準的』と思っている C コンパイラ」というのが正確かな. Unix系なら cc だけど VisualStudio

なら cl. もちろん他のコンパイラに付属する make なら「そのコンパイラ」でしょう.

この回答へのお礼

ありがとうございます。非常によくわかりました。

お礼日時：2011/05/09 11:46

No.2 回答者： rinkun 回答日時： 2011/05/09 11:33

何もないと暗黙ではCC=ccですかね。

環境変数でCCが定義されているか、環境変数MAKEFILESで事前読み込みmakefileが定義されていると、その限りではないでしょう。

下記に詳しいですね。
# http://www.ecoop.net/coop/translated/GNUMake3.77 …

この回答へのお礼

ありがとうございます。非常によくわかりました。

お礼日時：2011/05/09 11:46

No.1 回答者： entree 回答日時： 2011/05/09 11:16

CCなどを記述しなくてもmakeできるように、makeコマンドにデフォルト値が

ハードコードされているだけです。

例えば、GNU makeの場合、default.cに記述があります。

ただ、デフォルトはバージョンアップの際に変更される可能性もあるでしょうし、
環境依存なこともあるでしょうから、明示的に指定することが望ましいでしょう。