±電源のスイッチングについて

＋側端子に12～40V、-側端子に-12～-40Vの電源を用意して、1ｋ～100ｋHzの信号で±の電源を切り替えたいのですが、どのような回路構成を用いれば実現可能でしょうか。

1ｋ～100ｋＨｚのＣＬＫを１段目のＴｒに入力して、その出力を２段目のＦＥＴに入力して±の電圧を出力したいのですが、結果としては、Ｔｒの出力がわずかになまってしまい、ＦＥＴの出力で更に大きくなまってしまうために、出力の切り替え時に短絡状態になってしまいます。

何とか図示できないか書いてみましたが、うまく表現できませんでしたので、載せることができませんでした。

非常に分かりにくい説明で恐縮ですが、アドバイスお願いいたします。

ＦＥＴは、超高速スイッチタイプを使用し、Ｔｒも高速スイッチタイプを使用していますが、なまってしまいます。

No.14 ベストアンサー 回答者： Teleskope 回答日時： 2004/09/28 07:52

　

　
　No13のレス拝見しました。

>>　上下FET接続抵抗を 10kΩから1kΩへ <<

　了解です、ドレイン側の波形を見るなら10kΩでは時定数が大き過ぎでしょうね。

　deadtime回路がうまくいけば（貫通電流は小さくなるので）たしかに1kΩ以下でも安全（燃えない）ですね。

　参考までに、このdeadtime回路は 波形周期の最大10%程度（100kHz⇒10μsで1μs以下）に留めましょう、RCのところの波形が なまり過ぎない程度に。


　FETのゲートの V、Λ のスパイク状波形振幅がどの程度だったか興味あるところです。




　余談；
　　　　　　　　　Ｄ　　　　datasheet記載値との関係
　　　　　　┌─┼─┐
　　　　　Cgd　　D　　|　　　Cgd = Crss
　Ｇ　──┼─G　 Cds　　Cgs = Ciss - Crss
　　　　　Cgs　　S　　|　　　Cds = Coss - Crss
　　　　　　└─┼─┘
　　　　　　　　　Ｓ
　これらは半導体の空乏層の静電容量なのでバイアス電圧で変化します。datasheetには測定した電圧も併記されてます。電圧が低いと増えます。（記載値からオン前後の波形を推算するのは少しめんどい計算です。）

　下図はゲートの波形です、スレッショルド電圧を堺に オンが始まるまでは急峻ですが オンが始まると なまります。これはオンした後は増幅回路に帰還コンデンサ Cgd が付いた形になるからです。

　　　　　　　　　＿＿＿
　　　　　　　 ／
　　　　　　 /
　 　 ＿＿/
　
　これをミラー効果（ミラーは人名）と言いますが、FETに限らず 増幅素子すべてに存在する現象です。増幅素子とはMOSに限らず、バイポーラTr、もちろんオペアンプ、フォトカップラ内のTr、サイリスタ、固体リレー(SSR)、その他 全てです。
　前回書いた「ドレイン波形が急峻だとキャパシタを通ってオンさせてしまう異常事態」も同様です。MOSだけのことではありません。今回得た知識は普遍的なものです。

　回路を組むときは ゲート配線は短いほど望ましいです。理由は ドレイン側の大振幅が 基盤や空間の静電容量を経由して入ってくるからです。ドレイン側の配線や部品と距離を離しましょう。
　No13の回路では high side の A1015と low side のC1815は、MOSのすぐ隣りが望ましいです。（あいだの配線のインダクタンスが（高周波を通さないので）邪魔なんです。）

　なんらかの deadtime回路は、No13の回路を試す場合もフォトカプラICの場合も必要です。
　
　

No.13 回答者： Teleskope 回答日時： 2004/09/27 07:38

　

　
　No12の続きをあげます。

１．
　上下FETを切り離して deadtime 調整をしたあと、間に1kΩほどで上下FETを接続、負荷は無負荷、周波数10kHzほどで、オシロでFETのゲートを観測してください。

上のFETのゲート波形
　　　　 ＿_　＿＿＿＿＿＿＿＿＿＿　
　　　／　　V　　　　　　　　　　　　　　 ＼
　 ／　　　　　　　　　　　　　　　　　　　　 ＼＿＿＿＿＿／

下のFETのゲート波形

　　　　　　　　 ＿＿＿＿＿＿＿　
　　　　　　　／　　　　　　　　　　 ＼
　＿＿＿／　　　　　　　　　　　　　 ＼＿∧＿＿＿＿＿＿


　自分がオフしたあと、相手がオンしたとき 上図の Ｖ、Λ の波形が見えてるはずです。　この現象は、FETの D-G 間のキャパシタを伝わって ドレインの波形がゲートに現れるのです。（キャパシタの値は datasheet の Crss 逆伝達静電容量です。）

　この逆送波形で、FETがオンしてないか？　これが重要です。 FETがオン/オフする限界の電圧は datasheetの Vgs(off) です。最低1Vとありますね、これを越すと、やはり貫通電流が流れ得ます。

　（余談ですが、話は少々複雑で、
A．ゲートを駆動する回路の抵抗と Crssは微分回路になってます。なので、もしFETに重い負荷がつながってると ドレインの波形はダラダラゆっくり動くので、それを微分した波形は小さくなります。つまり 軽負荷で波形が高速に動くほど大きく出ます。 なので 重負荷では貫通しないが 負荷を外して放置すると貫通する という事も起きます。
これを小さくするには Crss はどうしようも無いので、駆動抵抗を小さくするしかない。
余談おわり）

　この貫通電流を回避するには ひたすら駆動抵抗を下げるのみ。　よくある 「ゲート波形のなまり（ダラダラ）の時定数計算」 ではないんです。時間差回路も無力です。（理由は、時間差を変えてみればオシロですぐ納得できます。）



２．
　じつは、お使いのFETなどで 本来想定されてる駆動方法は； 言ってみれば、

　　　　　よくある５Ｖ電源
　　　　　　　｜　　　　　　　　　　　　　　 ｜
　　　　高速CMOSの　　　　　　　　　 D┘
　　─ パワーゲート ── 数十Ω─ G
　　　　　　　｜　　　　　　　　　　　　　 S┐
　　　　　　　GND　　　　　　　　　　　　GND

　こんな回路なんです。低い数十Ωと ゲートの高速さで 逆送波形を吸収。この回路を、GNDの代わりにマイナス電源で使えるように、

　　　　　　　　　　　　－Ｖ電源より
　　　　　　　　　　　　5Ｖほど高い負電源
　　　　　　　　　　　　　　　　　　｜　　　　　　　 ｜
　　　　　　　　　　　　　　　　　　｜　　　　　　 D┘
　　─フォトカップラ── パワーゲートIC ─ G
　　　　　　　　　　　　　　　　　　｜　　　　　　　S┐
　　　　　 電源 －Ｖ　────┴─────-┘

　フォトカップラ経由で 低い電位にいるパワーゲートを駆動、パワーゲート出力はほどよい抵抗値にしてある、こんなのが ICになって市販されてます。たとえば、

http://www.google.com/search?num=100&hl=ja&ie=UT …

のリンク先の10ページ目が概要です。製品例は下記ページの　ドキュメント DataSheet(JP)　の所。

http://www.semicon.toshiba.co.jp/openb2b/servlet …

　今のところメーカによって呼称はさまざまですが、原理的にはフォトカップラそのものです。もし今後もパワーFET回路をやりそうなら、これらのラインナップを揃えておくことを奨めます。市販小売りでも2～300円程度のものです。

　以前にも書きましたが、できるだけ最新技術のものを使うようにしましょう。雑誌などで古い回路を拾ってしまうと 過去の苦闘の歴史を 追体験させられてしまいますから。　



３．
　参考回路


　　　　　　　　　　　　　　　　　　A1015
　　+40V ─┬─────-┬──┬──┐
　　（可変）　|　　　　　　　　 R9 　 E.┘　　　│
　　　　　　　R1　　　　　　　　├─B 　　　　 ｜
　　　　　　　｜　　　　　　　　｜ 　 C┐ 　 S ┘
　　　　　　C┴──────）──┴─G　J578
　　+5V─B　C1815　　　　　|　　　　　 　 D ┐
　　　　　　E┐　　　　+5V 　 ｜　　　　　　　 │
　　　　　　　R3　　　 │　　　｜　　　　　　　 ｜
　　　　　　　┷　　　 R5　　C┘　　　　　　　 ｜
　　φA ─────┴─B　C1815　　　　　|　
　　Lowでオン　　　　　　　Ｅ┐　　　　　　　　|　
　　　　　　　　　　　　　　　　 R7　　　　　　　｜
　　　　　　　　　　　　　　　　 ┷　　　　　　　 ｜
　　　　　　　　　　　　　　　　　　　　　　　　　 ├　出力
　　　　　　　　　　　　　　　　　　　　　　　　　 ｜
　　　　　　　　　　　　　　　　+5V　　　　　　　｜
　　　　　　　　　　　　　　　　 ｜　　　　　　　 ｜
　　　　　　　　　　　　　　　　 R8　　　　　　　｜
　　Highでオン　　　　　　　E┘　　　　　　　 ｜
　　φB ─────┬─B　A1015　　　　 ｜　　　　
　　　　　　　　　　　　R6　　C┐　　　　　　　｜
　　　　　　+5V　　　 ┷ 　 　 ｜　　　　　　　｜
　　　　　　　｜　　 　 　 　 　 ｜　　　　　　　｜
　　　　　　　R4　　　　　　　　｜　　　　　　　｜
　　　　　　E┘　　　　　　　　 ｜　　　　　　　｜
　　　┌─B　A1015　　　　　｜　　　　　　D┘
　　　┷　　C┬──────)──┬─G　K3279
　　　　　　　 ｜　　　　　　　　｜　 C┘　　S┐
　　　　　　　 R2　　　 　 　 　 ├─B　　　　 ｜
　　　　　　　 ｜　　　　　　　R10　 E┐　　　｜
　-40V ──┴─────-┴─-┴──┘
　（可変）　　　　　　　　　　　　　　C1815


R1,2　300
R3,4　220
R5,6　3k
R7,8　1k
R9,10　1k

　High side のPNPと Low side のNPNはエミッタ接地。これをオンさせることでFETをオフさせ、同時に低いインピーダンスで ドレインからの dV/dt を吸収する。
R1,R3のトランジスタは動かない。一定電圧をR1に作るだけ。エミッタ接地でこれをオンオフする。
　R5,6はφ入力が接続されてない（オープン）のとき両FETをオフに保つ安全抵抗です。つないだ状態でφA φBとも振幅が十分か確認してください。
　だいぶ前に使った回路があったので簡素化したものです。
　
　
　
　

　

この回答へのお礼

Teleskope 様

ご親切に本当にありがとうございます。
今日、±電源のFETのドレイン間に10kΩの抵抗をつけてDeadTime調整回路でOffタイミングを調整してみましたが、FETの寄生容量のためと思われますが、FETのOFF時の電荷の抜けが悪く、抵抗を1ｋΩに変更したところほぼタイミングも調整範囲に近いところに収まり、想定通りの波形を得ることができました。

本当にいろいろありがとうございました。
本日、ご教授いただきました回路も変更して試して見たいと思います。

お礼日時：2004/09/27 23:18

No.12 回答者： Teleskope 回答日時： 2004/09/24 01:10

　

　
　やっと時間とれました。

>>　R7,R8はいらないような気がしてきましたが<<

　その通りなんです、しかもNo10の接続だとMOSがオンしないんです、それで勝手にNo8のように想像したんですが。
No10の回路では ドレインに波形が現れないんです。それでスピード云々よりも直流動作点を確認してたんですが。
No8は急いでたんで「R7,R8が大きすぎ」と番号間違って書きました。

　お使いの MOSは大変良い石ですが それなりの低インピーダンスで駆動して始めて性能が出ます。
少し計算してみましたが 100kHzで綺麗に動かすなら抵抗類を 100Ωの桁に落とさないといけません、今の1/1000です。
対応して抵抗もBTも消費電力がワットに近くなるので今のBTはPcmax=400mWなのでギリギリかも知れません。



　試みに、

R1,2 = 1k
R3,4 = 220
R5,6 = 680

で波形を見てみませんか？
抵抗はかなり熱くなるので、大きいのが無かったら、小さいの数本を並列にすれば良いです。
　そのとき、
当面の、貫通電流（意味分かりますよね?）回避策として、MOSのドレインをはずして、PMOSのドレインから-40Vに数10kΩ、NMOSのドレインから+40Vに数10kΩでつなぐ。貫通するか否かは両方を同時に観測すれば判断つきます。回路設計はこの状態で進めて、
貫通が無い状態になってから本番の接続をすればいいです。
　また、パルス発生回路の出力はLM3900直接ではないですよね？74HCでバッファしてないと上記R1,2は重すぎますから。




>>　波形は+40V-GNDでスイングしてたのでR7は外していたと思います。R5もはずしてました。<<

　了解です、で、その状態では絶対にMOSのゲートに付けてはいけませんよ、Vgssの最大定格を見てください。
　
　
　

この回答への補足

Teleskope　様

時間も遅いのに何度もありがとうございました。

やはり抵抗は必要なかったですね。
定数も変更して観測してみます。
Trのベース入力には、ご指摘の通り、74HC14でバッファしています。

貫通電流については、デッドオフ回路で±双方の立ち上がり、立下りを調整した後で接続したら良いですね。

来週の月曜日になりますが朝一番で実践してみたいと思います。
結果も報告させていただきます。

本当にありがとうございました。

補足日時：2004/09/24 02:57

No.11 回答者： foobar 回答日時： 2004/09/23 20:29

入力容量については、＃７さんの回答のとおり。

もうひとつ、帰還容量も考慮する必要があります。
K3292はでーたシートによると10pFの帰還容量があります。
今、例えば 80V/1μsでスイッチングしようとすると、帰還容量を流れる電流 0.8mAも一段目から供給する必要があります。
ところが、一段目の駆動能力は（大雑把に見積もって)
40V/(220 or 680)kΩの 0.2 or 0.07mA程度しかありません。

ざーっとあたると、
1. 帰還容量のため、ターンONで4μs程度、ターンOFFで12μs程度時定数が増える
2. ターンOFFが遅いため、上下短絡が起きる
という状況に陥っているように思います。

＃１さんの回答に有るように、ゲート駆動回路の見直しが必要かと思います。

また、（既に補足でもかかれていますが）終段のFETは80Vのスイッチングをできるものにする必要があります。

No.10 回答者： Teleskope 回答日時： 2004/09/23 18:25

　

　
　失礼、No8 を書きながら変だなと思って想像で勝手に変えてしまいました。

　　　　　　　　　+40V　+40V　　+40V
　　　　　　　　　　　｜　 │　　　｜
　　　　　　　　　　　R3　R7　　S┘
　　　　　　C1815　├─┴─G　　J578
　　　　　　　　　　C┘　　　　　D┐
　　　　　 ┌R1─B　　　　　　　　|
　　　　　 │　　　E┐　　　　　　│
　　　　　 │　　　　R5　　　　　　|
　PWM─┤　　　　｜　　　　　　|
　　　　　 ｜　　　GND.　　　　　├──┐
　　　　　 ｜　　　　　　　　　　　｜　　　C
　　　　　 ｜　　　　+5V　　　　　|　　　 ｜
　　　　　 │　　　　｜　　　　　　|　　　GND.
　　　　　 │　　　　R6　　　　　　|
　　　　　 │　　　E ┘　　　　　　|
　　　　　 └R2─B　　　　　　　　|
　　　　　　　　　　C┐　　　　　D┘
　　　　　　A1015　├─┬─G　　K3292
　　　　　　　　　　　R4　R8　　S┐
　　　　　　　　　　　｜　 ｜　　　｜
　　　　　　　　　-40V　-40V　　-40V

R1,R2　　10k
R3,R4　680k
R5,R6　220k
R7,R8　　10k


　確認させてください。
１．R3,R7は並列、R4,R8も並列でいいですね。
２．C1815のコレクタからFETのゲート配線を外して、R3,R7が付いてる状態で観測すると+40V-GNDのスイングがあるんですか？
そのときR7も外れてませんか？
３．それからエミッタR5が220kだと、オンしてもGNDまで振れないのでは？抵抗値あってますか。
　
　

この回答への補足

Teleskope　様

いつもすみません。
１について、回路図は図の通りで間違いありません。
でも、R7,R8はいらないような気がしてきましたが、違いますでしょうか。

２については確かにご指摘の通りおかしいです。
波形は+40V-GNDでスイングしていましたので、
C1815のコレクタからFETのゲートへの配線を外した時にR7は外していたと思います。

３もご指摘の通り、おかしいです。
C1815のコレクタ電圧を観測する際に、R5をはずしてGNDにつないで行っておりました。
いいかげんなことを書いて申し訳ありませんでした。

お手数をお掛けして申し訳ありません。

補足日時：2004/09/23 20:25

No.9 回答者： Teleskope 回答日時： 2004/09/23 17:58

　

　
　ＦＥＴの貫通電流防止の dead-time を生成する簡易回路です。昔やったのがあったので紹介します。
Rを可変抵抗にする場合はゼロにしないよう気をつけてください。
ゲートは74HCシリーズですが、発振回路と同じく15V電源で4000シリーズでもいいかもですで。
INVはNANDの2入力を共につないで代用です。
C = 100pF
R = 20kΩ で 時間差 実測 1μs と記録してありました。


　PWM ─┬─INV───┤NAND-─┬─INV─ φa for NPN-Tr
　　　　　　│　　　　　　 ┌┤　　　　　　｜
　　　　　　│　　　　　　 │　　　　　　　 ｜
　　　　　　│　GND─C┴-R───┐　|
　　　　　　│　　　　　　　　　　　　 　 ｜ ｜
　　　　　　│　GND─C┬-R───-)-┘
　　　　　　│　　　　　　 │　　　　　　｜
　　　　　　│　　　　　　 └┤　　　　 ｜
　　　　　　└────-─┤NAND-┴─── φb ｆｏｒ PNP-Tr


　最近は趣味関係もほとんどすべてマイコンでやってるので、こんな回路は久しぶりです。
　
　

No.8 回答者： Teleskope 回答日時： 2004/09/23 16:51

　

　
　　　　　　　　　　+40V　　　　+40V
　　　　　　　　　　　｜　　　　　　｜
　　　　　　　　　　　R3　　　　　S┘
　　　　　　C1815　├─R7─G　　J578
　　　　　　　　　　C┘　　　　　D┐
　　　　　 ┌R1─B　　　　　　　　|
　　　　　 │　　　E┐　　　　　　│
　　　　　 │　　　　R5　　　　　　|
　PWM─┤　　　　｜　　　　　　|
　　　　　 ｜　　　GND.　　　　　├──┐
　　　　　 ｜　　　　　　　　　　　｜　　　┴
　　　　　 ｜　　　　+5V　　　　　|　　　ピエゾ
　　　　　 │　　　　｜　　　　　　|　　　 ┬
　　　　　 │　　　　R6　　　　　　|　　　｜
　　　　　 │　　　E ┘　　　　　　|　　 GND.
　　　　　 └R2─B　　　　　　　　|
　　　　　　　　　　C┐　　　　　D┘
　　　　　　A1015　├─R8─G　　K3292
　　　　　　　　　　　R4　　　　　S
　　　　　　　　　　　｜　　　　　｜
　　　　　　　　　　-40V　　　-40V

R1,R2　　10k
R3,R4　680k
R5,R6　220k
R7,R8　　10k

CX　　教えて下さい。ピエゾ素子の静電容量


　拝見しました、とりあえず急いで書きます、40VではFETの耐圧越えてるので死にます、これは12V用の回路だったのですか。
周波数的にはパルス周波数100kHzは無理です、R7,8が大きすぎるのが主原因です。
±40V駆動は耐圧的に無理ですと報告するか、使えるFETを選定してから新規に再設計です。

ピエゾのＣを教えてください。（モノが何なのかとか、あまり具体的すぎることはここに書かないほうが良いです。）

それから、
直流の40Vは感電があり得る電圧ですから。これ絶対に忘れないでください。
±40Vの両電源に触れれば完全に危険なのは分かると思いますが。

以上とりあえず。
　
　

この回答への補足

Teleskope　様

ご回答ありがとうございました。
容量については聞いていませんので分かりません。
質問しておいて申し訳ないです。

回路についてはほぼ図のとおりですが、R7は+40V、R8は-40Vに接続しています。
この回路構成ではだめでしょうか。

C1815のC,J578のGの配線を切って、C端子を観測すると100KHｚで+40V-GNDでスイングできるのですが、
J578のG端子と、K3292のG端子の接続を切ったうえで、
C1815のC端子とJ578のG端子の間をつないで、J578のD端子の電圧を観測すると、大きくなまってしまいます。
上記の現象は、-40V側についても同じでした。
FETの持つ容量が原因なのですかね。

FETの耐圧は60ｖとありましたので大丈夫かと思っておりました。
こちらも耐圧80ｖで見直さないといけないのですね。

補足日時：2004/09/23 17:27

No.7 回答者： chiaki_primary 回答日時： 2004/09/23 14:31

すみません。

いそいでたのでろくに読まないで
適当に回答してしまいました。
今回の問題とは関係ない部分について
回答してしまいました。

補足にかいてあった回路の話をみるかぎりは
1段目の出力不足ですね。

入力容量が110pFとデータシートにあります。
トランジスタの出力インピーダンスが
680Kもしくは220Kですので、
時定数がusecのオーダーになります。

この抵抗を下げれば、
積分の定数が小さくなりますので
反応速度が上がります。

短絡防止はディレイを入れればいいだけですね。
各トランジスタの入力に簡単な積分回路をいれれば
大丈夫です。

って、結局要約するとNo1さんのおっしゃってる内容が全てですね。
FETドライブの基本ですので
もう一度教科書でも見直されたらいいと思います。
がんばってください。

この回答へのお礼

ご回答ありがとうございます。
FETの勉強をしてみたいと思いますが、分かり易いおすすめの書物などありましたら教えてください。
失礼致します。

お礼日時：2004/09/23 17:27

No.6 回答者： chiaki_primary 回答日時： 2004/09/23 13:29

>ドライブする素子は圧電素子で電流はMAXでも1ｍＡもいかないと聞いています。

えーと、圧電素子ですと、
容量性負荷ですね？
たぶんピエゾだと思います。
私とほぼ同じ用途でしょう。

超音波発振か、超音波分散、
慣性駆動システムなどを作ろうとされているんだと
思います。

容量性負荷ですと早く振ろうとすればするほど
大電流が流れます。
通常はこの、出力負荷のほうが、
トランジスタやFETの容量よりも圧倒的に大きいので、
ここを心配するべきだと思います。

たとえば、ピエゾが0.1uF、立ち上がりを100nsとして100Vを立ち上げようとすると
約100Aも流れます。

一度キャパシタンスを測定してみてください。
それによって設計がだいぶ変わってきます。

http://www.mess-tek.co.jp/
この会社のページのどこかに、
電流を求める式などが載っていたと思います。
参考にしてください。

ピエゾが十分に小さく、
電流がそれほど流れないことが
わかっている場合は、
PhotoMOSが使えます。

http://www.naisweb.com/j/relayj/semi_jpn/

N.O.タイプとN.C.タイプをつかって、
＋－の電源とスイッチングすればいいだけです。

大電流できちんと駆動したい場合は
FETがいいです。
ただ設計はちょっとめんどくさくなります。
この場合も、瞬間最大電流を考慮して
設計する必要があります。

また、どちらにしろスイッチ部分で
電圧降下がありますので、
きちんと電圧を加えたいのでしたら
NFBをかける必要があります。

NFBをかける場合はOPアンプ＋トランジスタが楽です。

いま忙しいのでこの辺で。

No.5 回答者： foobar 回答日時： 2004/09/23 07:01

1. 通常は、＋側のFETと-側のFETを切り替える瞬間に、どちらもOFFになる「デッドタイム」を設けて、+-の短絡を防止します。

デッドタイムの選定は、FET（や前段のトランジスタ)がどれだけの期間でOFFできるかを見て決めます。

2. デッドタイム期間中はFETと逆並列に入っているダイオードを電流が流れます。このダイオードのスイッチング速度が遅い場合には、
a.FETと直列に高速ダイオードをつないで、逆電流を止める
b.その外側に高速ダイオードを逆並列に接続する
といった対処が必要になります。

3. FET（やトランジスタ)を高速でON/OFFする際には、#1の回答にあるように、入力容量を考慮する必要があります。

4.スイッチング周波数は100kHzどまりですが、ON/OFFの過渡現象を考慮すると、10MHz以上の周波数成分を含んだ信号を扱うことになります。素子の配置、結線には10MHz程度の高周波信号を扱うのと同等な配慮が必要になります。

この回答への補足

回答ありがとうございました。

デッドタイムについては考慮して、＋側と－側に入れるCLKのタイミングを変えることもしてみましたが、
それ以上に1段目のトランジスタと、2段目のFETのOn時のなまりが大きくて（100ｋHzのCLKに対して、トランジスタの段で3us、FETの段では10us以上）、短絡もありますし、100ｋHzの信号が±40ｖの矩形波では得られておりません。

使用しているTrは、2SA1015,2SC1815
FETは、2SJ578,2SK3292
となりますが、”２”でご指摘の対策が必要ということでしょうか。

補足日時：2004/09/23 10:51