10年ぶりぐらいにPC組もうとしている素人から質問があります。
今回マザーボードをASUSのTUF GAMING B560M-PLUSを購入しようと思って色々調べているのですが、レーン数についてよくわからない点があります。
B560のPCI ExpressはCPU接続が20レーン、チップセット接続が12レーンのはずです。
メーカーのスペックを見るとそのチップセット接続の仕様がPCIe 3.0 x16 (最大x4)と記載されており
M.2用の4レーンとPCI Express 3.0 x1の1レーンを抜いても3レーンが不明です。
これはどこかで使われているからなのか、3レーンと中途半端なので単純に省かれているからなのか、他の理由なのか詳しい方教えてください。
No.3ベストアンサー
- 回答日時:
ANo.1 です。
チップセット側の PCI-Express レーン数は 12 ですが、実際は各インターフェースでシェアして使うので、問題ありません。
実際のところは、M.2 スロットと SATA チャンネルは、排他利用になっていますし、その他 USB3.0 や LAN 等にも使われるので、PCI-Express のレーン数に対するインターフェースは、固定されていません。
No.2
- 回答日時:
幾つか勘違いがあるようですが…
・CPU直結のPCIeレーンは下記
Intel 10世代CPU:PCIe Gen3で16レーン(dGPU(単体販売のグラフィックボード)用PCIe x16スロットに配線。
Intel 11世代CPU:PCIe Gen4で20レーン、内16レーンはdGPU(単体販売のグラフィックボード)用PCIe x16スロットに配線、残りの4レーンはM2_1ソケットに配線。
・CPUとチップセット間を繋ぐDMI(DirectMediaInterface)バス(PCIe相当)は以下。
Intel 10世代CPU:Gen3で4レーン。
Intel 11世代CPU:Gen3で8レーン。
・チップセット内部でDMIバスの信号(11世代CPU実装時でも一部)を元にPCIeレーン等を生成、B560チップセットはGen3で最大12レーン(下記は一例(推測))
M2_2ソケット&PCIe x16スロット(x4動作)に各4レーン。
USB3.2 Gen2に2レーン。
USB3.2 Gen1に1レーン。
2.5G Lanに1レーン。
※PCIeはホストとデバイス間で通信経路を確立後1対1で通信するので通信中は帯域幅が圧迫されません。
例で分かりやすく回答頂き有難うございます。
その他のインターフェイスを想定して無くてやっと理解できました。
有難う御座いました。
No.1
- 回答日時:
ASUS TUF GAMING B560M-PLUS ですね。
https://www.asus.com/jp/Motherboards-Components/ …
仕様は下記です。
https://www.asus.com/jp/Motherboards-Components/ …
チップセットの違いについて。
Intel Z590, H570, B560, H510チップセットの違いについてと比較
https://pssection9.com/archives/intel-500-series …
CPU 側 PCI Express のリビジョン:4.0
CPU 側 PCI Express のレーン数:20
サポートされる CPU側 PCI Express ポートの構成:1x16 + 1x4
チップセット側 PCI Express のリビジョン:3.0
チップセット側 PCI Express のレーン数:12
SATA3 ポート数:6
CPU 側は、PCI-Express 4.0 ×16 がグラフィックボード用で、PCI-Express 4.0 ×4 が NVMe M.2 SSD 用です。
チップセット側は、12 レーンです。
"メーカーのスペックを見るとそのチップセット接続の仕様がPCIe 3.0 x16 (最大x4)と記載されており、M.2 用の 4 レーンと PCI Express 3.0 x1 の 1 レーンを抜いても 3 レーンが不明です。"
→ M.2 スロットの PCI-Express 3.0 ×4 は、SATA チャンネルとの排他利用になります。
ここで書いてある 「PCIe 3.0 x16 (最大x4)」 とは、もう一つの PCI-Express 3.0×16(×4) 形状のスロットのことになります。見た目は ×16 スロットですが、実際は ×4 のスロットです。実際の PCI-Express の消費数ではなく、見た目のスロット数を書いてあるような気がします。
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