論理回路設計をVerilogで行う問題です。下の写真のように入力されたアルファベット(y,u,k,i

論理回路設計をVerilogで行う問題です。下の写真のように入力されたアルファベット(y,u,k,i)の四文字をコード表にしたがい、2進数に変換するエンコーダの論理設計を行いたいのですが、プログラムが分からなくて困っています。どなたかこのプログラムを教えていただきたいです。他の文字はドントケアとします。教えてください。

No.1 回答者： usa3usa 回答日時： 2024/10/30 07:06

宿題の丸投げは禁止ですよ

表から、論理式をだして、例えば　out1 = ^y & ^u & k & i; みたいに、そのままVerilogの式にすればよいだけでは？