全くの理科の事がわからず質問させていただきます。
私は文型なのですが、少し半導体について興味があり本を購入しました。
半導体の本の中で、Pウエル、Nウエルがありその中にP+、N+があるとかいて
いました。このP+とPウエルまたN+とNウエルの違いというのはどういった
ものなのでしょうか?
また、僕の解釈ではP+、N+は導体、PウエルNウエルは絶縁体と解釈しているの
ですがあっているでしょうか?
また、そういった物質の性質に詳しいHPがあれば教えていただきたいと思います。

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A 回答 (6件)

いろいろホームページを探したのですがなかなか無いですね。


かなり長くなりますが・・・

まず、現在のCMOSはMOS-FETというトランジスタから構成されます。
そのトランジスタはP型トランジスタ、N型トランジスタの2種類があり、
これを直列または並列につなげることによって一つのゲートが作られます。
ゲートというのはインバータやAND、OR回路です。

P型トランジスタは、ゲート端子に0Vを印加すると
P+とP+の間にP-chができて導通します。
N型は5Vを印加するとN+とN+の間にN-chができて導通します。
P-chをつくるのは、基板となるSiがN型である必要があり、
逆にN-chはP型である必要があります。
現在のCMOSロジックLSIではP型トランジスタとN型トランジスタを組み合わせて
ゲートを作るため、Si基板を2つ用意しなければならないという状況に陥ってし
まいます。現状、寄生ダイオードが出来てしまう関係で、P基板を使うのが
主流となっています。しかし、P基板を使うとなると、P型トランジスタの形成
が出来なくなります。ここで、N-Wellという溝を掘って、N基板があるように見
せかけるのです。
このようにしてP型、N型の両トランジスタを両立できるようにしてます。

図があるとわかりやすいのですが、言葉であらわすとこんな感じです。

P、P+、N、N+は、下の方の回答のように不純物の濃さを表します。
P、Nが付けば、それは半導体です。
P-Well、N-Wellは電気の流れから見ればダイオードの逆方向の向きになるよう
作りこみますから、絶縁物と言っても良いかもしれません。
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  少し言葉を付け加えます。
 
  わたしは、はっきり述べていますように素人です。従って、表現にも迂闊な言い方をしてしまっています。「刻まれた溝」というのは、少なくとも、基板上に物理的に刻まれたくぼみがあると考えて書いたのではありません。基板に、不純物を蒸着というか沈殿というか、deposition、染み込ませて、PとかNの半導体にする訳で、LSIをカットする時には、レーザーで物理的に切りますが、それ以外は、わたしの知っている限り、マスキング処理を重ねて、deposition を繰り返して、回路を造るはずでした。(これも違っているのかも知れませんが)。
 
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細かく言うとsaikoroさんの言うとおりです。


PとかNがついているもの自体は半導体ですね。
空乏層はなだれ現象を起こすので、完全な絶縁とは言えないですもんね。
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takebouさんの回答で正解と思いますが、



> N-Wellという溝を掘って
takebouさん、starfloraさんがおっしゃっている『溝』はちょっと誤解を与えませんか。へこんでいるわけではないと思います。『埋め込む』という感じではないでしょうか。

> 絶縁物と言っても良いかもしれません
これもやっぱり誤解をあたえませんか。bbnoriさんはpn接合(ダイオード)はご存知でしょうか。pn接合を逆バイアスにしているから電流が流れないのであって、やはりwell自体は半導体だと思います(空乏層は絶縁体といっていいのかな?自信なし)。絶縁体だと思い込むと、なんでチャネルができるの?ってことになります。
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まず、p、p+、p-の記述について:


不純物の濃度の相対的表記です。すなわちp-<p<p+。n型も同じ。
したがって、p+、n+は抵抗は小さくなりますが、基本的には半導体です。
MOSではよくソース/ドレインに表記されます。

次にウエル:
CMOSにおいてn型MOSトランジスタと、p型MOSトランジスタを電気的に分離するもので、基板に対して逆バイアスされます。不純物濃度は一般に低く、抵抗は高いのですが、半導体です。
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  半導体は、真性半導体とn型半導体、p型半導体の三種類があり、真性半導体は通常、絶縁物質ですが、これに不純物を加えることで、二つの種類の導体の性質を持つ半導体が造られます。それがn型とp型で、n型は、自由電子の運動で、p型は正孔の運動で、電気が流れます。
 
  このp型とn型を接合して、ダイオード、トランジスタなどが造られるのですが、貴方が述べておられる、P+とかN+とかは、LSI製造技術に関連して出てくる言葉で、「ウエル」もそうです。ウエルは、英語で well で、これは普通、「井戸」とか「たまり」という意味の技術用語です(勿論、普通の言葉で、井戸や泉の意味もあります)。
 
  LSIのウエルは、チャンネルのなかにあるようで、これは、LSIの基盤半導体の上に刻まれた溝のことだと思えます。溝部分にウエルが造られ、そこにN+またはP+と言った、ある種の半導体の接合状態か、接合に何かを加えて造った、特殊な状態かを、そういう素子領域に蒸着させるか、充填して、基本回路というか、LSIの単位素子を形成するようにも思えます。
 
  集積回路製造の専門家か、先進半導体についての研究者なら正確な意味を説明できるかも知れませんが、わたしには分かりません。少なくとも、貴方が、考えておられるような、導体とか絶縁体というような単純な意味ではないと思います。ウエルには、絶縁機能があるのかも知れませんが、元々そういう意味の言葉ではありません。
 
  もっと詳しい、本文でどう表記されているのかを引用されれば、何か推測が可能かも知れませんが、専門性が非常に高いです。分かりません。
 
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QN+の+はどういう意味(半導体、トランジスタ関連です)

トランジスタの構造図などを見ると、よくN+だとかP+だとか書いてありますが(+は上付きの小文字です)、この+にはどういった意味があるのでしょうか?
つかない場合との意味の違いはなんですか?

連続の投稿で申し訳ございませんが、よろしくお願いします。

Aベストアンサー

「n+」は「nと性質が違う」という意味です。
+が書かれてない領域にも濃度差は大きくあるのですが、
ある濃度を越すと、性質が違うものに変質するんですね。
変質した部分を+で表してるんです。

ICの不純物濃度は多様で+記号だけでは表しきれません。
+は、性質が違うという意味に用いられています。


>#6
そんな大文字小文字にこだわったドキュメントはあまり見ないけど、工場の社内規則かな。
一般にどんな使われかたをしてるか、無作為に検索した結果を示します。

http://www.powerdesigners.com/InfoWeb/design_center/articles/IGBTs/igbts.shtm

http://www.power-tech.com/cartext.htm

参考URL:http://www.powerdesigners.com/InfoWeb/design_center/articles/IGBTs/igbts.shtm,http://www.power-tech.com/cartext.htm

「n+」は「nと性質が違う」という意味です。
+が書かれてない領域にも濃度差は大きくあるのですが、
ある濃度を越すと、性質が違うものに変質するんですね。
変質した部分を+で表してるんです。

ICの不純物濃度は多様で+記号だけでは表しきれません。
+は、性質が違うという意味に用いられています。


>#6
そんな大文字小文字にこだわったドキュメントはあまり見ないけど、工場の社内規則かな。
一般にどんな使われかたをしてるか、無作為に検索した結果を示します。

http://www.powerdesigne...続きを読む

QなぜSiプロセスではポリシリコンゲートを用いるのか

Siプロセスに関しての質問です。

現在のSi集積回路では、ゲートにポリシリコンを利用して
いるようですが、将来的にはメタルゲートが有望のようです。
そこで質問なのですが、なぜポリシリコンをゲートに用いるのでしょうか?
半導体の教科書でMIS構造を勉強するときには、当然ゲートはメタルです。
なぜSiプロセスでは、ポリシリコンが登場しているのでしょう。
プロセスが大幅に簡単になる、コスト削減、といった理由でしょうか?

ご教授いただけると幸いです。
どうぞ宜しくお願いします。

Aベストアンサー

ゲートを形成した後にも熱をかけたり酸化したりするプロセスがあるからです。ポリシリコンはこれらの後処理に対して金属と比較すると一般に安定なので、後処理に対する制約が少ないのです。 

ただし、ポリシリコンの弱点は比抵抗が高い事で、この弱点を克服するために高融点金属とのシリサイドが使われるようになりました。さらには高融点金属をそのまま使う事ができれば抵抗は下がりますが、この場合は後工程の処理に特別な配慮が必要です。

QVccとVddの違い

トランジスタのバイアス電圧などでよくVccとかVddとかかかれているのをみます。
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Aベストアンサー

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Vccという表記は,それと明確に区別するために使われていると思います.
ccで,複数のトランジスタのコレクタを意味しているのでしょう.
つまり,ccは「コレクタ側電圧(電源)」,ddは「ドレイン側電圧(電源)」
と考えればよいでしょう.
ちなみに,Veeでエミッタ側のマイナス電源(NPNの場合)を表します.
それと,ccとかddとかは,大文字でCC,DDと表記することが決まっている
はすです.小文字の場合は「小信号」を意味するからです.
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Qエクセルで計算すると2.43E-19などと表示される。Eとは何ですか?

よろしくお願いします。
エクセルの回帰分析をすると有意水準で2.43E-19などと表示されますが
Eとは何でしょうか?

また、回帰分析の数字の意味が良く分からないのですが、
皆さんは独学されましたか?それとも講座などをうけたのでしょうか?

回帰分析でR2(決定係数)しかみていないのですが
どうすれば回帰分析が分かるようになるのでしょうか?
本を読んだのですがいまいち難しくて分かりません。
教えてください。
よろしくお願いします。

Aベストアンサー

★回答
・最初に『回帰分析』をここで説明するのは少し大変なので『E』のみ説明します。
・回答者 No.1 ~ No.3 さんと同じく『指数表記』の『Exponent』ですよ。
・『指数』って分かりますか?
・10→1.0E+1(1.0×10の1乗)→×10倍
・100→1.0E+2(1.0×10の2乗)→×100倍
・1000→1.0E+3(1.0×10の3乗)→×1000倍
・0.1→1.0E-1(1.0×1/10の1乗)→×1/10倍→÷10
・0.01→1.0E-2(1.0×1/10の2乗)→×1/100倍→÷100
・0.001→1.0E-3(1.0×1/10の3乗)→×1/1000倍→÷1000
・になります。ようするに 10 を n 乗すると元の数字になるための指数表記のことですよ。
・よって、『2.43E-19』とは?
 2.43×1/(10の19乗)で、
 2.43×1/10000000000000000000となり、
 2.43×0.0000000000000000001だから、
 0.000000000000000000243という数値を意味します。

補足:
・E+数値は 10、100、1000 という大きい数を表します。
・E-数値は 0.1、0.01、0.001 という小さい数を表します。
・数学では『2.43×10』の次に、小さい数字で上に『19』と表示します。→http://ja.wikipedia.org/wiki/%E6%8C%87%E6%95%B0%E8%A1%A8%E8%A8%98
・最後に『回帰分析』とは何?下の『参考URL』をどうぞ。→『数学』カテゴリで質問してみては?

参考URL:http://ja.wikipedia.org/wiki/%E5%9B%9E%E5%B8%B0%E5%88%86%E6%9E%90

★回答
・最初に『回帰分析』をここで説明するのは少し大変なので『E』のみ説明します。
・回答者 No.1 ~ No.3 さんと同じく『指数表記』の『Exponent』ですよ。
・『指数』って分かりますか?
・10→1.0E+1(1.0×10の1乗)→×10倍
・100→1.0E+2(1.0×10の2乗)→×100倍
・1000→1.0E+3(1.0×10の3乗)→×1000倍
・0.1→1.0E-1(1.0×1/10の1乗)→×1/10倍→÷10
・0.01→1.0E-2(1.0×1/10の2乗)→×1/100倍→÷100
・0.001→1.0E-3(1.0×1/10の3乗)→×1/1000倍→÷1000
・になります。ようするに 10 を n 乗すると元の数字になるた...続きを読む

Q【半導体】熱処理(拡散)で処理するデポとドライブインについて・・

こんにちは。お世話になります。。
では唐突ながらお尋ねします。

★熱処理(拡散)で処理するデポとドライブインについてなのですが、
不純物を混入する工程で
アニールで満遍なく・・

★縦型炉より横型炉のほうが温度が高くなる性質がある・・

★横型炉にウエハを入れる場合、時間をかけないとウエハ自体、変形してしまう。

★高純度の石英ガラスを使う・・

ということを専門書で知りました。
ご存知の方
くわしくご教授おしえてくださいませ。。

Aベストアンサー

詳しくは説明できませんが・・・。

デポジッション:所定の不純物濃度をシリコン表面に付着させる工程。
ドライブイン:所定の不純物分布と拡散深さを得るための工程。
ですよね。つまりデポで不純物の量を決定し、ドライブインで拡散深さを決める。

初期は横型を使用してました。理由は処理枚数の多さとウェハーは垂直配置の為、自重による応力にも強かったため。しかし、大気の巻き込みや炉内雰囲気や断面灼熱の制御の困難性がネックとなり、改善の為に縦型が開発されました。ロードロックシステムを採用し、大気の巻き込みを防止し、石英チューブとボードの間隔の縮小でコンパクト化が可能になりました。しかし、ウェハー保持を端部の3,4点で支持するために応力を受けやすく、低温化で改善を進めている。ゆえに横型の方が高くなると言うよりも、横型を低くしないと影響を受けやすいからだと思います。

また高純度の石英ではなく、低純度の石英の場合、雰囲気で反応してしまうからだと思います。

Qシリコンウェハの結晶の方向指数

単結晶シリコンウェハには(100)、(110)、(111)面の面方位のウェハがありますが、例えば(100)面のウェハの方向指数?<100>、<110>方向(原子から原子までの距離の違い?)がわかる方法というのはあるのでしょうか?
また、(110)、(111)面のウェハでも方向指数がわかる方法はあるでしょうか?
できれば、教えていただきたいです。
参考になるサイトなどがあればURLでも結構です。
よろしくお願いします。

Aベストアンサー

Si単結晶のX線回折測定といっても色々な種類があります。
行いたい測定によって、必要とされる装置も異なってきます、メールからは読み取りにくいので一般論で書いてみます。

1、単純に今お手持ちのウエハの面方位を知りたいのでしたら、通常のXRDでも測定可能です。
管球がCuでしたら2θを、(100)でしたら69.2°(110)なら47.3°(111)なら28.5°に固定し、DSは出来るだけ細くして、RSとSSはOPENにして、θ単独スキャン測定を行います。
測定角度は上記2θ角の半分±5°位で良いと思います(例えば(100)なら29.6°~39.6°等)
設定した2θ角とサンプルの面方位が合っていればピークが得られますし、合ってなければピークは何も出ません。
ただしSiウエハには4°OFFという種類のウエハがあり、このタイプの場合サンプルを90°づつ回して測定しないと、ピークが得られない事があります。

2、例えば(100)サンプルを使用して、(110)や(111)の反射を測定したいということになりますと、サンプルをあおり方向や回転方向に動かさないと、ピークが得られませんので(軸たてと言います)、前後あおり回転方向に移動制御可能な試料ステージが必要になります。

3、(100)サンプルの(110)や(111)反射が、理論的にどの方向に出るかが判ればよろしいのでしたら、ステレオ投影図と言うものがあります、印刷されたものの他にフリーソフトなどもあるようです。

4、ウエハの結晶性やエピ層の評価をしたいとなりますと、通常のXRDでは無理で、薄膜測定専用の装置が必要になってしまいます。

5、Si半導体メーカーは、通常のXRDのような汎用機では無く、ラインのそれぞれの工程ごとに、専用のX線装置を何種類も持っていて、方位や角度ズレを測定をして管理しています。

Si単結晶のX線回折測定といっても色々な種類があります。
行いたい測定によって、必要とされる装置も異なってきます、メールからは読み取りにくいので一般論で書いてみます。

1、単純に今お手持ちのウエハの面方位を知りたいのでしたら、通常のXRDでも測定可能です。
管球がCuでしたら2θを、(100)でしたら69.2°(110)なら47.3°(111)なら28.5°に固定し、DSは出来るだけ細くして、RSとSSはOPENにして、θ単独スキャン測定を行います。
測定角度は上記2θ角の半分±5°位で良いと思います(例えば(100)...続きを読む

QMOS トランジスタのVTHの計り方

ずぶの素人です。MOSトランジスタを単体でシミュレーション動作させてその時のVTHを測りたいのですがどのような回路でどのようにシミュレーションさせて測定すればいいのかさっぱりわかりません。
シミュレーターはspectreを想定しています。更に具体的に言うとspectreネットリストにdelvt0を設定してそのパラメーターが正常に効いているかどうかを確認したいと考えています。いろいろネットを検索してみたのですがよくわかりません。どなたかご指導下さい。

Aベストアンサー

spectreは持ってませんのでフリーのspiceシミュレータLTSpiceを使った例で説明します。(こちら http://yahoo.jp/box/zPv9l6 にアップした資料を参照して説明します。)

1)回路は資料のようにまず、FETのゲートとソースの間に電圧源(この場合、V_gs)を接続します。またドレインとソースの間には別のDC電源(V1)を接続します。

2)シミュレーション
 まずV_gsを0Vから2Vまでスイープします。資料の場合はV_gsを10mV刻みで増加させてます。
 また、FETのVT0はspecterのようなdelvt0のようなパラメータはLTSpiceでは使えませんのでVT0を変数に設定(Vt0x)してパラメトリック・プロット機能を使ってVt0を0.5Vから1.5Vまで0.5V刻みで変化させています。

 シミュレーション結果は横軸がゲート-ソース間電圧Vgsを縦軸はドレイン電流Id(M1)を表しています。

specterを使っての説明ではないので分かりづらいかもしれませんが...

Q基板バイアス効果でのしきい値について

MOS構造で基板にバイアスをかけると単純にしきい値が下がると
思うのですが、教科書では式から見て上がると書いています。

例えば、ゲートに5Vかけていたとして、それがしきい値だとします。
(P型半導体で考えます)
基板に-1Vかければそのぶん酸化膜-半導体表面の電荷が増え、
ゲート電圧を4Vかければ反転し、しきい値電圧は低くてすむと思います。

この例えはどこかおかしいのでしょか?
なにか根本的なことを間違えているのでしょうか?
どなたか教えてください、お願いします。

Aベストアンサー

> 反転領域の電荷が減り、反転がとける?
MOSダイオードの場合、反転層の電子は基板から湧き出るイメージでいいかもしれませんが(正確さには欠けるかも)、MOSトランジスタの場合、反転層の電子はソースから供給されます。だからゲート/絶縁膜/半導体のみを考えてはだめです。

> なぜ基板バイアスを印加すると電子が流入しにくくなるのでしょうか?
文章では説明は難しいのですが、
ソースと反転層の堺(電子の供給点)をSとして、ソース(n型)/S/基板(p型)の電位を計算してみてください(空乏層は二つの2次関数、ソースはフラット)。
次にゲート/絶縁膜/S/半導体の電位を計算してみてください(空乏層は一つの2次関数、絶縁膜は1次関数)。
このグラフを重ねるとソース/基板のバイアスが深いほど、ゲート電圧を大きくしないと電子が流入しないことが理解できると思うのですが...(わかりにくいですよね。うまく説明できなくてごめんなさい)

Q単結晶シリコンの結晶方位

単結晶シリコンウエハは片面鏡面や両面鏡面のものがあります。また、その一部には、結晶方位をそろえるための(オリエンテーション)フラットやノッチというものがつけられています。
そこまではわかるのですが、それはどの方向についているのでしょうか?ケースを見ても軸が<100>などと書かれていますが軸って何でしょうか?
できれば、教えていただきたいです。
参考になるサイトなどがあればURLでも結構です。
よろしくお願いします。

Aベストアンサー

こんにちは

通称「オリフラ(Orientation Flat)」なんて言います
基板メーカーのよってどの向きにオリフラを切ってあるか
またはその基板の面方位によっても大きく違うと思います
自分の使用している基板メーカーのHPなどが参考になるかと

大体オリフラは基板表面の面方位(→(100)面とか)に対して
直交する二つの方位を選ぶものです(オリフラが二つあるある場合)
基板面方位が<100>なら<0-11>と<0-1-1>とか
じゃあなぜわざわざ方位の目印を付ける意味があるかというと
その上に何かを堆積した時に異方性が出たりする場合があるからです
ある方位にのみ長く伸びた構造ができるなどなど・・・

結晶軸に関しては教科書に任せます(そっちの方が詳しいので)

Qオーミック接触とは?

間の抜けた質問のようで申し訳ないのですが、オーミック接触ってどんな時に重要なのでしょうか?
整流性の無い金属-半導体接触だというのは分かったのですがそれ以上のことを書いてあるサイトが見つけられませんでした。
どうか詳しい方、ご教授下さい。よろしくお願いします。

Aベストアンサー

半導体と金属を接触(接合)させ、ある処理をするとジャンクション特性が出て来ます。つまり、金属から半導体に電流を流す際の特性と半導体から金属に電流を流す際の特性が変わってきます(簡単に考えるとダイオード特性と思ってください)。また、電圧-電流特性が一次式以外の特性(例えば二次特性)となります。

しかし、オーミック接触の場合はこの特性が出ず、オームの法則が成立する特性となります。

どんな時に重要かとの質問ですが、一次式の特性が必要な際に必要です。
例えば、トランジスターやダイオード、IC等のボンディングワイヤーを半導体に取り付ける際にダイオード特性が出たら困りますよね。


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