VHDL 計算処理による遅延問題

CLK（クロック）'1'でデータ送信→計算処理→結果をCLK'1'の時にRAMに書き込み（書き込みのアドレス・出力のアドレスはCLKを数えて自動更新）

という動作をさせたいのですが、計算処理で微妙に時間がかかってしまいRAMにデータを書き込むのが遅れてしまいます。（最初の書き込みに計算結果が間に合わない）

process(結果)
begin
結果出力信号送信
end process;

結果出力信号を受け取ったら、RAMに書き込む。

という方法も考えてみましたが、これだと結果が同じだったときに結果出力信号が更新されずに、RAMに書き込めません。上手く書き込む方法は無いでしょうか？
遅延を想定してあらかじめアドレスの値を一つずらしておくのは何となく気持ちが悪いので、それ以外で解決策があればお願いします。

No.1 ベストアンサー 回答者： maccha_neko 回答日時： 2010/11/23 14:27

計算処理時間が長すぎるというなら、

1)結果の書き込みを待ってもらう
2)より早く計算できるアルゴリズムに書き換える
の２つくらいでしょう。
1)の待たせる方法は、１クロック分遅延させるか、クロック周波数を下げてやるかっていうあたりでしょうか。
あとはフィッティングで速度優先の最適化をさせてみるとかですね。

この回答へのお礼

ありがとうございました。

お礼日時：2010/11/27 06:37