FPGAで出力のタイミングを合わせる方法

現在FPGAを使用しております。使用しているFPGAは以下のものです。
■会社名
xilinx
■デバイス名
spartan6

現在、データ60本の出力と同時にクロックも出力しています。
ここで、以下のことを行いたいと考えております。
・データバススキューが最大500ps存在するが300psに抑えたい。
・クロックをデータに比べて400ps遅延させたい。
何か良い方法をご存じの方は教えていただけると幸いです。

現状、私が行ったアプローチとしては、クロックにディレイバッファを挟んでみたのですが、
一番ディレイが少ない設定にしても、1ns程遅延が発生してしまいました。
また、基板がもう作られているために、ピン配置を変更することはできません。
60本のデータバスに関しては、PAD近くに最終段のフリップフロップを挟んで、叩くように設定してあります。

No.1 ベストアンサー 回答者： ninoue 回答日時： 2011/10/06 23:22

http://japan.xilinx.com/support/documentation/da …
この説明書の中に次のような項目があります。
入力/出力ロジックのスイッチ特性
入力/出力遅延のスイッチ特性
　表38:IODELAY2のスイッチ特性
　タップ1-8の最大遅延 (8-424ps)

これらの遅延タップを使えば400psの遅延が得られそうに思われます。

IC回路については使用経験がありますが、FPGAは経験ありません。
ピント外れの回答の場合はすみません。

この回答へのお礼

回答ありがとうございます。
返事が遅れてしまい大変申し訳ありませんでした。
ご指摘の通り、IODELAY2を挿入することで、各ピンのタイミング調整を仕様通りに満たすことが出来ました。
ありがとうございました。

お礼日時：2011/10/09 17:07