CMOSの立下りを遅延させる方法

あるCMOS信号とインバータを使って、2つの出力イネーブル信号（Low active）を排他的に制御しようとしています。出力データは同じバスに接続しています。
そのため、出力信号が衝突すると困るので、イネーブル信号の立下りのみに遅延を入れたいと思っています。
もちろんインバータの遅延もありますので、その分多めに遅延を入れる必要があるかと思っています。
何か方法はないでしょうか？

No.2 ベストアンサー 回答者： inara1 回答日時： 2011/04/02 08:32

遅延時間の精度と安定性がそれほど必要なければ、添付図のように、CR積分回路とシュミットインバータ（HC14）とORゲート（HC32）を組み合わせれば、立下りのみの遅延パルスが得られます。

遅延時間は、シュミットインバータのスレッショルド電圧（素子バラツキがある）に依存するので、無調整での時間精度はありませんが、抵抗値を調整すれば合わせこみは可能です。遅延時間は概略 td (s) ～ 2*C(F)*R(Ω) になります。C = 100pF、R = 1kΩのとき td ～ 200ns になります。

この回答へのお礼

ありがとうございます。
なるほど積分回路とORロジックでできるのですね。

お礼日時：2011/04/02 10:51

No.3 回答者： inara1 回答日時： 2011/04/02 08:41

ANo.2 です。

間違いを修正します。
【正】　遅延時間は概略 td (s) ～ C(F)*R(Ω) になります。C = 100pF、R = 1kΩのとき td ～ 100ns になります。

No.1 回答者： yukimesan 回答日時： 2011/04/02 08:13

自分の経験でしかありませんが、

１、明らかに遅延が必要な場合はクロック単位で正確に（enable/diableが重ならないように）制御しました。（主にCPUのバス制御）

２、　同一基板状で（つまりデバイス間距離が短い）、enable信号に波形ひずみがない、enable/disable切り替え頻度が少ない、２つのデバイスのスイッチング速度が同等、などの条件が成立する場合は遅延を入れませんでした。

３、　上と矛盾しますが、遅延をインバーター素子の多段接続で作ってバスの衝突に配慮したこともあります。多分必要ないけどまあ安全のため、といった気分のときです。

この回答へのお礼

ありがとうございます。１番のように遅延を入れる必要がありそうです。

お礼日時：2011/04/02 10:51