理想CMOSインバータのしきい値について

少し疑問に思ったことなのですが、理想的なCMOSインバータは電源電圧をVdd、しきい電圧：Vthとしますと、
Vth＝Vdd/2
上式のような値をしきい電圧がとるのが理想的だと調べて知ったのですが、ネットで探しても探しても「理想的です。」と書かれているだけで、具体的にどういう理由でVdd/2が理想的なのかが分かりません。
極端にしきい電圧が低かったり高かったりするのは想像して都合が悪いのはわかりますが、電源電圧の1/2付近の値が理想的でなくて、ぴったり1/2が理想的になる理由が思いつきません。
ぜひ、お力を貸していただけないでしょうか。

No.1 ベストアンサー 回答者： uruz 回答日時： 2014/01/24 21:18

1/2の時にノイズマージンが最大になるからです。

Vdd=10V , Vth=6V の時を考えてみましょう、信号に4.5Vのノイズが乗った場合"L"レベルは最大4.5Vまで持ち上げられますが"L"レベルは確保されますのいいですが、"H"レベルは最小5.5Vとなり"H"レベルを維持できません。

この回答へのお礼

お答えしていただいてありがとうございました。
自分の思いつきでどうしようもない質問をしてしまったのではないだろうか、と質問した直後は不安な気持ちでいっぱいでしたが、やはり1/2となる明確な理由があったのですね。uruzさんのおかげで疑問が解決しました。ありがとうございました。

お礼日時：2014/01/24 22:00