ＭＯＳ－ＦＥＴの静電破壊耐量について

ＦＥＴのゲートとソース間に静電気を印加して
破壊耐量を調べた所、ゲート側に＋のサージを
印加した時の方が－サージを印加した時よりも
破壊に至る電圧値が低い結果になるんですが、
これは理論上で当然の結果なんでしょうか？
試験条件はｃ＝２００ｐＦ，Ｒ＝０Ωにて印加
電圧をステップアップで繰り返し印加して破壊
に至る電圧値を記録しました。

No.1 ベストアンサー 回答者： d9win 回答日時： 2005/02/23 09:49

MOSFETのゲート破壊の極性による差について、何かの本で以下のような説明を見て、なるほどと思ったことがあります。

ゲート電位とゲートの下の半導体基板(p形かn形)の組み合わせによって、ゲートの下に電荷が蓄積される場合と、電荷が空乏化する場合がある。
前者の場合は、ゲート電極と半導体基板表面との間にゲート酸化膜を隔てて電圧が掛かる。
後者の場合は、ゲート酸化膜に加え空乏層(ほぼ絶縁膜と考えていい)を隔てて電圧が掛かる。
質問には、MOSFETの構造が説明されてませんが、多分、３本足タイプではないでしょうか。このタイプは、ほとんどがnチャネルの縦型パワーMOSFETです。nチャネルMOSFETにはゲートの下にp形のチャネル領域がありますが、縦型MOSFETの場合は、n形のドレイン領域もはるかに広い面積がゲートの下に顔を出してます。
このため、ゲートの静電試験ではこのn形の個所が問題となります。ゲートの下がn形領域だと、ゲート電位が正のとき電子が余分に蓄積する組み合わせとなり、ゲートの絶縁電圧が下がることになります。
結局、問題としているMOSFETがnチャネルのパワーMOSFETなら、予想される試験結果だと思います。

この回答へのお礼

御想像戴いた通り３本足のｎチャンネルパワーＭＯＳです。判りやすく御説明戴き有り難うございました。大変助かりました。

お礼日時：2005/02/23 10:03