MOSトランジスタ(電界効果トランジスタ)のバックゲート電圧について教えてください。
よくMOSの2段縦積み回路(カスコード接続)で2段目のバックゲート電圧を1段目のバックゲート(1段目のソース電位)に接続している回路を目にするのですが。
2段目のバックゲート電圧を2段目のソース電位ではなく1段目のソース電位に接続する目的はどのようなことがあるのでしょうか?どなたかご存知の方がいらっしゃいましたらご教授ください。
自分の考えた結論としてはVth電圧を低くしてVdsを確保できるようにかな??っと思っているのですがあっていますでしょうか?もうひとつの疑問点としてその時の2段目と1段目Vgs電圧に違いはでるのでしょうか?
ご教授よろしくお願いいたいます。
No.1ベストアンサー
- 回答日時:
>Vth電圧を低くしてVdsを確保できるようにかな
逆ですね。1段目と2段目のバックゲートを共通にすると、2段目のバックゲートを2段目のソース(=1段目のドレイン)につなぐ場合に比べて、2段目のVthは高くなってしまいます。
そういう意味では、1段目と2段目のバックゲートを共通にすると、高周波特性は悪くなってしまいますし、例えば、差動回路の場合だと、バックゲート効果で入出力応答に非線形性が入ったりと、バックゲートを分ける場合に比べて、どちらかといえば性能は劣化する方向になります。
じゃあ、なんで、そんなことをするかというと、
・バックゲートを分けるのは大変だから(面積を取るから)
につきます。
バックゲートが出てくるということは、ディスクリート部品ではなくて、LSI内の回路を想定しているんでしょうけど、
バックゲートを分けるということは、ウェルを分けなければいけないということです。ここらへんは、実際に、LSIのトランジスタのレイアウトをやってみれば自明な話なんですけど。
例えば、NMOSであれば、Pウェル上にN+領域(ソース・ドレイン)と、その間にゲートを作るわけですが、バックゲートはつまり基板のPウェルの電位です。
バックゲートが共通のトランジスタは、共通のPウェル上に、いくつも置けますが、バックゲートの電位を分けようと思ったら基板となるPウェル自体をトランジスタごとにわけないといけません。
あるPウェルの電位を他と分離するには、Nウェルのガードリングで周りを囲まないといけませんから、非常に場所をとります。
というわけで、LSIの設計では、通常は、Pウェルは全てのグランド、Nウェルは電源にすることが多いです。つまり、NMOSのバックゲートは全てグランド、PMOSのバックゲートは全て電源、ということです。
LSIでも、アナログ回路などでは、バックゲートを分ける場合もあります。
ただし、実際には、バックゲートを分けるために大きな場所をとることで、トランジタや配線の寄生容量・寄生抵抗等が大きくなってしまうので、わざわざ苦労して2つのトランジスタのバックゲートを分けたことによる効果(高周波特性向上など)が、打ち消されてしまうなんてこともありえます。
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