プルアップとプルダウンの効果の違い

一般的なデータバスに通常プルアップ抵抗を付加しますが、プルダウンにした場合、論理以外に効果の違いは何かありますか？パターン設計上（２層基板）、プルアップの場合、電源パターンをプルアップ抵抗の所まで引かなくてはならないという不利があると思うのですが？よろしくお願い致します。

No.4 ベストアンサー 回答者： tadys 回答日時： 2010/04/07 09:13

CMOS限定とのことなので

通常ではプルアップとプルダウンの違いはほとんど無いでしょう。

細かい事を言えば、
信号の立ち上がり、立下りの傾斜について言えばどちらも同じになります。
テブナンの定理で考えて立ち上がり、立下りでインピーダンスが変わらないので
時定数も変わりありませんのでどちらも同じです。
疑問があるのであれば、実測するかシミュレーションしてください。
LとHでドライブ能力に差がある場合や、プルアップが定電流素子を使えば別ですが。

ただし、ロジックレベルは変化しますのでその影響はあります。
極端な例で言いますと、電源電圧5V、Vth=2.5Vでプルダウンの影響で
ハイレベルが3VになったとするとH->Lの変化は0.5VなのにL->Hの変化は2.5Vです。
この影響でプルダウンの場合はパルスのハイの時間は短く
プルアップの場合はローの時間が短くなります。
また、ロジックレベルが変化した分だけノイズマージンが小さくなります。

このような極端な場合はまず無いのでほとんど影響は無いでしょう。

バスがHi->Z、Lo->Zに変わる場合は当然ですがアップとダウンで差が出ます。
変化がゆっくりな場合はスレッショルド付近で何か影響が出るかもしれません。

No.5 回答者： shokker02 回答日時： 2010/04/07 09:38

No.2,3 です。

＞出力ＣＭＯＳ１個に対して入力ＣＯＭＳ多数個の接続で、出力ＣＭＯＳのドライブ能力がギリギリの場合は、

どんな状況なんでしょう。CMOS の入力電流なんて微々たるものでしょうに、どれだけ負荷繋いでるんでしょう。２層基板で？
あまり負荷が多いと、端子容量の影響も大きくなってきます。

＞プルアップの方が有効と

CMOS の出力駆動はハイ側ロウ側で対称だと思います
（P-Ch と N-Ch では違うかもですが詳しく理解してませんが、
ICのデータシートの数値は対称なので）ので、
どっちのエッジが重要か選べばいい、どっちかという事がないなら
どっちでもいい（他の理由があればそれで決めればいい）と思います。

＞ご教授下さい。

逆の想像をなさってるようですが、私が書いたのはオシロスコープで実際に観測した、事実です。
（諸条件は関係するでしょうけど）

TTL はハイ駆動能力がロウ側より弱い事でもあり、ハイ側駆動の補助の意味でも
プルアップが普通です、とNo.1さんが書かれました。
入力端子も、ロウ固定で流れ出す電流よりもハイ固定で流れ込む電流が少ないので
無駄に消費しない側を選ぶ、という理由もかつてはあった、と聞きます。

「データバスにプルアップかプルダウンのどっちか付けなけりゃいけない」
ならプルダウンしとけばいいと思います。

データバスの配線長が長く、波形に乱れが生じて困る...というなら
VMEバスの終端抵抗のようにプルアップとプルダウン両方、
SCSI のアクティブターミネータのように 2.85V で終端、という手もあります。（そういうICもあります）
誰も駆動しない、オープンな中途半端な電圧な状態が生じないようにしたい、なら
バスターミネータというIC部品もあります。（添付図）
これは電源も要るので、パターン配線上は手間が増える方向ですが。
FPGA の端子にも内蔵されてたりします。

No.3 回答者： shokker02 回答日時： 2010/04/06 14:11

＞立ち上がり・立ち上がりエッジへの影響など・・・

伝送路の長さや浮遊容量の影響も大きくて、
抵抗だけで決まるわけではありませんが、概ね
引っ張る側のドライブを補助する格好になりますから、
プルアップであれば立上がりエッジが、
プルダウンであれば立下りエッジが
「鋭く」なります。

もともと鈍り気味だったなら「鋭くする」事でタイミングを若干調整できます。
ただ、アンダーシュート、オーバーシュートも増えるし、逆方向のエッジは更に鈍ってしまいますが。

是非は置いといて、どちらか一方、重要なエッジは鋭くする為にプルｘｘｘする、
という事はあります。
でもデータバスなら有効エッジというのはないでしょうね。


C-MOS IC 内部のドライブ回路の構造はよく知りませんが、
ハイ・ロウ両方のドライブの仕方が対称なら、
立上がり・立下りの違いだけ、つまり電気的にも対称の現象になるだけだと
思いますが。

この回答への補足

ご回答ありがとうございます。

出力ＣＭＯＳ１個に対して入力ＣＯＭＳ多数個の接続で、出力ＣＭＯＳのドライブ能力がギリギリの場合は、プルアップの方が有効と考えてよろしいでしょうか？

＞プルアップであれば立上がりエッジが、
　プルダウンであれば立下りエッジが
　「鋭く」なります。

自分の勝手なイメージ→『ＣＭＯＳ出力ドライブの立ち上がりよりプルアップからの電圧の変化の方が抵抗がある分遅い様な気がするのですが、ですので、ＣＭＯＳ出力ドライブの立ち上がりで立ち上がって、その後プルアップ抵抗の電流が流れる？』
ご教授下さい。

補足日時：2010/04/06 16:02

No.2 回答者： shokker02 回答日時： 2010/04/06 10:57

・部分的に電源をON/OFF するような回路の場合、

　プルアップを通して「電源OFF の部分」に電圧を与えてしまうことが
　ありますが、プルダウンならこれが起こりません。

　立ち上がりが完全同時でない複数電源を使う時も同様です。

・データバスには該当しませんが、入力信号線の場合、
　電源ON時に電源と信号線が「ほぼ」同時に立ち上がりますが、
　この時に「アクティブ」と判断されて不都合に至る事があります
　（古い規格？の JTAG ポートのクロック入力で実際にありました。
　エッジトリガ入力なのでハイ固定でもロウ固定でもよかった）
　が、これを防げます。

この回答への補足

ご回答ありがとうございます。
論理を確定させること以外の効果はないのでしょうか？
データ転送中の信号の立ち上がり・立ち上がりエッジへの影響など・・・
よろしくお願い致します。

補足日時：2010/04/06 13:11

No.1 回答者： tadys 回答日時： 2010/04/06 10:46

プルアップが使用されているのはロジックとしてTTLが使用されていた時代の名残です。

TTLの入力はHighとLowで非対称で
Iih =40uA(@2.4V),Iil=-1.6mA(@0.4V) なので
プルアップ抵抗は65kΩが上限、プルダウン抵抗は250Ωが上限になります。

一方で出力は
VOH = 2.4V(@-0.4mA),Vol = 0.4V(@16mA) なので
0.4mAの出力で250Ωの抵抗をハイレベルの2.4Vまで引き上げる事はできません。

未使用端子をプルダウンすることはあっても
バスをプルダウンして使う事は出来ません。

この回答への補足

早速のご回答ありがとうございます。
『ＣＭＯＳ限定』ということでお願いできますでしょうか？
よろしくお願い致します。

補足日時：2010/04/06 10:54