プルアップ抵抗（TTL+CMOSの接続法）

TTLとCMOSの接続について質問です。
信号入出力レベルの違いからTLL出力端子 → CMOS入力端子とする場合に注意が必要なことがわかりました。
TLLの出力論理が「1」のとき、CMOSの入力が「0」と認識しないように接続にはプルアップ抵抗を使うとのことでした。
質問を進めるにあたり、一般にTTLの論理が「1」のとき出力電圧Min=2.7V、CMOSの入力が3.5V以上で「1」と認識することを前提に致します。
〔質問〕
TTL出力「1」= 2.7Vのとき、5Vにつられたプルアップ抵抗を介せば、CM0Sの入力はやっぱり2.7Vの電圧がかかって、CMOSは入力は「1」とは認識できないのではないかと思うのです。うまくいく説明をしていただければと思います。

うまくいかないと思う理由
TTL出力「1」=2.7のとき、電流は5Vから抵抗を介してTTL出力=2.7Vに流れます。TTL出力とCMOS入力は常に接続されていて、なおかつ電流が流れていてもTTL出力は2.7VであるのでCMOS入力も2.7Vとなり何もメリットがあるようには思えません。

No.2 ベストアンサー 回答者： inara1 回答日時： 2008/02/14 21:26

大学の課題問題でしょうか？

今どきTTLとCMOSを接続するようなこともないと思います。

＞論理が[1]のときは、Q3のエミッタがリークによりわずかながら電圧降下を生じたほぼ5Vとなり

ちょっと違います。リークがあると出力電圧は 5V になりません。リークがあると Q3 が動作してしまい、出力電圧が 3.5V～3.7V くらいの下がってしまいます。プルアップ抵抗をつけることで 出力端子の電圧が 5V に引き上げられるので Q3 が OFF になります。

ただし注意しまければならないのは、出力端子にCMOSをつないでいるときは出力電流がほとんど流れないのでそうなるのですが、出力電流が 100μA 程度流れると電圧が 3.5V～3.7V に下がってしまいます（プルアップ抵抗が 10kΩの場合）。したがって、CMOS以外のものとつなぐときはプルアップ抵抗の値を変える必要があります。

ちなみに「出力電流が 100μA 程度流れると電圧が 3.5V～3.7V に下がる」というのは、回路シミュレータで [1] の回路をシミュレーションした結果で、出力電流が 1μA 未満なら電圧は 5V でした。

No.1 回答者： inara1 回答日時： 2008/02/12 23:10

TTL の出力は定電圧源ではないので、出力電流が増えるほどHレベルの出力電圧が下がります。

LS-TTLの場合、出力電流が 0.4mA のときに、 Hレベルの出力電圧が 2.7V以上あることが保障されています。出力電流がゼロ（出力がopen）のときには 3.5V～3.7V くらいの電圧になります。TTLロジックの出力にCMOSロジックをつないだとき、出力電流はほとんど流れませんから、TTLの出力電圧は 3.5V～3.7V くらいになりますが、これはCMOSロジックで Hレベルと判断される入力電圧に近いので、CMOS側は H なのか L なのか判別できません。これがTTLとCMOSを直結してはいけない理由です。

TTLの出力が H のとき、資料 [1] の図４にある Q2 と Q4 がOFFで、Q3 がONになっています。出力電流がゼロでも出力が 5V にならないのは、Q4 のリーク電流（コレクタ遮断電流）によって出力電圧が、電源電圧（5V）より 2*Vf だけ下がってしまうからです（ 2*Vf は Q3 のベース-エミッタ間電圧とダイオードの順方向電圧の和）。TTLの出力にプルアップ抵抗をつけると、リーク電流はこのプルアップ抵抗を介して供給されます。リーク電流が 100nA で、プルアップ抵抗が 10kΩだとすれば、プルアップ抵抗による電圧降下は わずか 1mV ですので、この状態では Q3 がONになっていてもベース-エミッタ間に電圧差がないので、Q3に流れる電流はほとんどゼロになり、Q3 がOFFになっているのと同じになります。つまり、プルアップ抵抗をつけることによって、TTLのHレベルの出力電圧をほぼ5Vにまで引き上げられるので、CMOS側は余裕で H レベルと判断できます。LS-TTLの場合、N-TTLのと出力段の構成が多少違いますが（適当なWebサイトが見つからない）、2*Vf だけ電圧降下があるところは同じです。

[1]　N-TTLの内部回路（2ページの図４）　http://www.cqpub.co.jp/toragi/TRBN/trsample/2003 …

この回答へのお礼

ご回答ありがとうございます。非常に難しかったです。しかし、TTLの内部回路をしらないとどのようにプルアップが機能するか理解できないことがわかりました。私が勉強している本では、論理記号でTTLとCMOSがプルアップ抵抗で接続されて、私がどう考えても理解できないわけでした。
内部回路では、論理が[1]のときは、Q3のエミッタがリークによりわずかながら電圧降下を生じたほぼ5Vとなり、Q3がOFFとなり、結果プルアップ抵抗のほぼ5Vで出力されるのですね。冗長的な言い回しですいません。
間違いや、補足事項がありましたらまたご教授お願いいたします。
大変、勉強になりました。ありがとうございます。

お礼日時：2008/02/13 01:29