入力電圧が増えると電圧利得が低下するのはなぜ？

電界効果トランジスタMOS-FET(Nチャンネル)で、入力電圧が増えると電圧利得が低下するのはなぜですか？回答よろしくお願いします。

No.1 ベストアンサー 回答者： FT56F001 回答日時： 2011/10/17 10:39

どういう状況で，どのくらい電圧利得が小さくなったのか，によります。

入電圧利得が低下し始めるあたりで，増幅器の出力電圧(実効値)が直流電源電圧の1/(2√2)倍とかを超えていませんか?　(バイアス設計が悪ければ，1/(2√2)倍にもならない)
トランジスタ増幅回路だと，増幅器の直流電源電圧を超える出力電圧は出せないので，電圧利得が下がったように見えます。この場合，正弦波を入力して出力波形をオシロでチェックすると，正弦波の頭が抑えられた波形になるはずです。

No.2 回答者： misawajp 回答日時： 2011/10/17 14:17

漠然としすぎています

リニア動作する能動素子にはリニア動作する範囲が限定されていること等を失念している（理解していない）ことが原因です
さらに出力の最大値は電源電圧に影響されることも同様

聞きかじりの表面的な受け取りではなく、基礎基本からしっかり勉強しなおしてください

アナログ回路を軽視してきたことも原因です